半導体装置およびその製造方法

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出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-087403
公開番号（公開出願番号）：特開2001-274352
出願日： 2000年03月27日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】CFRAMの強誘電体キャパシタの下部電極に対するコンタクトホール開口に際し、上部電極の一部がエッチングされることによって生じるキャパシタ特性の劣化やキャパシタリークの誘引を阻止し、強誘電体膜に加わるダメージを抑制して分極劣化を防止する。【解決手段】強誘電体キャパシタを形成するために下部電極12、強誘電体膜13及び上部電極14を順次堆積し、強誘電体キャパシタの上部電極14及び強誘電体膜13を同一マスクによってエッチング加工後、別のマスク17を用いて強誘電体キャパシタの下部電極12をエッチング加工する。

請求項（抜粋）：

半導体基板に設けられた第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成された下部電極と、前記下部電極上に互いに分離して形成された一対の強誘電体膜と、前記一対の強誘電体膜上に形成された一対の上部電極とを具備し、前記下部電極、前記一対の強誘電体膜のそれぞれ及び前記一対の上部電極のそれぞれで一対の強誘電体キャパシタが構成され、前記一対の強誘電体膜それぞれの下部に位置する部分の前記下部電極の膜厚が、それ以外の部分における前記下部電極の膜厚に比べて厚いことを特徴とする半導体装置。

IPC (3件)：

H01L 27/10 451 , H01L 27/108 , H01L 21/8242

FI (2件)：

H01L 27/10 451 , H01L 27/10 651

Fターム (18件)：

5F083FR02 , 5F083GA09 , 5F083GA21 , 5F083JA14 , 5F083JA15 , 5F083JA36 , 5F083JA37 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083MA06 , 5F083MA17 , 5F083MA18 , 5F083PR03 , 5F083PR21 , 5F083PR22 , 5F083PR39 , 5F083PR40

引用特許：

審査官引用 (7件)

半導体記憶装置
公報種別：公開公報出願番号：特願平9-346404 出願人：株式会社東芝
強誘電体容量素子の形成方法
公報種別：公開公報出願番号：特願平10-055086 出願人：旭化成工業株式会社
半導体基板
公報種別：公開公報出願番号：特願平7-235352 出願人：株式会社東芝

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