半導体集積回路装置およびその製造方法

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出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-115871
公開番号（公開出願番号）：特開2000-307084
出願日： 1999年04月23日
公開日（公表日）： 2000年11月02日
要約：

【要約】【課題】ビット線の幅をフォトリソグラフィの解像限界で決まる最小加工寸法以下まで微細化することによって、DRAMのメモリセルサイズを縮小する。【解決手段】酸化シリコン膜20に形成された配線溝23の内壁に酸化シリコン膜21を形成し、その内側にビット線BLを形成することによって、ビット線BLの微細化を実現する。酸化シリコン膜21は、配線溝23の幅の2分の1よりも薄い膜厚となるように堆積し、その内側の微細な隙間にビット線BLの材料となるメタル膜が埋め込まれるようにする。

請求項（抜粋）：

半導体基板の主面上に、その第1方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用MISFETが形成され、前記メモリセル選択用MISFETの上部の絶縁膜には、前記第1方向と交差する第2方向に延在する配線溝が形成され、前記配線溝の内部には、前記メモリセル選択用MISFETのソース、ドレインの一方と電気的に接続されたビット線が形成され、前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された情報蓄積用容量素子が形成されたメモリセルを有する半導体集積回路装置であって、前記配線溝の内壁には第2絶縁膜が形成され、前記ビット線は、前記第2絶縁膜の内側に形成されていることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , H01L 21/768

FI (4件)：

H01L 27/10 681 B , H01L 21/90 C , H01L 27/10 621 C , H01L 27/10 681 F

Fターム (76件)：

5F033HH04 , 5F033HH15 , 5F033HH18 , 5F033HH19 , 5F033HH20 , 5F033HH33 , 5F033HH34 , 5F033JJ01 , 5F033JJ04 , 5F033JJ15 , 5F033JJ18 , 5F033JJ19 , 5F033JJ20 , 5F033JJ21 , 5F033JJ33 , 5F033JJ34 , 5F033KK01 , 5F033KK04 , 5F033LL04 , 5F033MM02 , 5F033MM12 , 5F033MM13 , 5F033MM19 , 5F033NN06 , 5F033NN07 , 5F033NN31 , 5F033PP06 , 5F033PP15 , 5F033QQ09 , 5F033QQ10 , 5F033QQ16 , 5F033QQ21 , 5F033QQ25 , 5F033QQ27 , 5F033QQ35 , 5F033QQ37 , 5F033QQ48 , 5F033SS22 , 5F033TT02 , 5F033TT08 , 5F033VV06 , 5F033VV10 , 5F033VV16 , 5F033XX03 , 5F083AD31 , 5F083ER22 , 5F083GA03 , 5F083GA09 , 5F083GA13 , 5F083JA05 , 5F083JA06 , 5F083JA39 , 5F083JA40 , 5F083KA05 , 5F083KA07 , 5F083LA12 , 5F083MA02 , 5F083MA04 , 5F083MA06 , 5F083MA16 , 5F083MA17 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR06 , 5F083PR10 , 5F083PR23 , 5F083PR29 , 5F083PR39 , 5F083PR40 , 5F083PR43 , 5F083PR45 , 5F083PR53 , 5F083PR55 , 5F083ZA12 , 5F083ZA13

引用特許：

審査官引用 (7件)

半導体メモリ及びその製造方法
公報種別：公開公報出願番号：特願平9-249344 出願人：沖電気工業株式会社
半導体素子の配線形成方法
公報種別：公開公報出願番号：特願平7-278772 出願人：三星電子株式会社
半導体素子の導電線の形成方法
公報種別：公開公報出願番号：特願平7-310565 出願人：三星電子株式会社

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