特許
J-GLOBAL ID：200903020633506210

CMOS技術のためのデュアル・ゲートの製造方法

発明者：
ジア・チェン

ジア・チェン について

, 
アンドレアス・イー・グラスマン

アンドレアス・イー・グラスマン について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレーション

インターナショナル・ビジネス・マシーンズ・コーポレーション について


代理人 (3件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2004-137499
公開番号（公開出願番号）：特開2004-336056
出願日： 2004年05月06日
公開日（公表日）： 2004年11月25日
要約：
【課題】異なる型のトランジスタを有するデバイスの製造方法のための方法および構造を提供する。【解決手段】デバイス内の異なる型のトランジスタのゲートは異なる材料を含む。本方法はゲート絶縁層上にシリコン層を堆積する工程と、前記シリコン層上に第1の型のゲート材料を堆積する工程と、第2の型のゲートが形成される領域から前記第1の型のゲート材料を除去する工程と、前記前記第1の型のゲート材料が除去された領域内のシリコン層上に第2の型のゲート材料を堆積する工程と、前記第1の型のゲート材料および前記第2の型のゲート材料を第1の型のゲートおよび第2の型のゲートにするために同時にパタニングする工程と、前記2つの型のゲート材料をアニールして変化させる工程を含む。【選択図】 図11
請求項（抜粋）：
異なる型のトランジスタを有するデバイスの製造方法であって、前記デバイス内の前記異なる型のトランジスタのゲートは、異なる材料を含み、 a)ゲート絶縁層上にシリコン層を堆積する工程と、 b)前記シリコン層の上に第1の型のゲート材料を堆積する工程と、 c)少なくとも1つの第2の型のゲートが形成される領域から前記第1の型のゲート材料を除去する工程と、 d)前記第1の型のゲート材料が前記除去する工程で除去された領域内の前記シリコン層上に第2の型のゲート材料を堆積する工程と、 e)前記第1の型のゲート材料および前記第2の型のゲート材料を少なくとも1つの第1の型のゲートおよび前記少なくとも1つの第2の型のゲートにするために同時にパタニングする工程と を含む製造方法。
IPC (8件)：
H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L27/08 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786
FI (9件)：
H01L27/08 321D ,  H01L21/28 301A ,  H01L21/28 301R ,  H01L27/08 331E ,  H01L29/78 613A ,  H01L29/78 617L ,  H01L29/78 627C ,  H01L29/78 617J ,  H01L29/58 G
Fターム (50件)：
4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB05 ,  4M104BB17 ,  4M104BB18 ,  4M104BB36 ,  4M104BB37 ,  4M104BB40 ,  4M104CC05 ,  4M104DD33 ,  4M104DD43 ,  4M104DD55 ,  4M104DD63 ,  4M104FF13 ,  4M104GG10 ,  5F048AA09 ,  5F048AB03 ,  5F048AC03 ,  5F048AC04 ,  5F048BA16 ,  5F048BB04 ,  5F048BB05 ,  5F048BB06 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BB18 ,  5F110AA08 ,  5F110AA16 ,  5F110BB04 ,  5F110CC01 ,  5F110CC05 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE42 ,  5F110EE45 ,  5F110EE48 ,  5F110FF02 ,  5F110FF04 ,  5F110GG02 ,  5F110NN78 ,  5F110QQ19
引用特許：
審査官引用 (8件)
全件表示

前のページに戻る

TOP

BOTTOM