特許
J-GLOBAL ID：200903067438795041

不揮発性半導体記憶装置

発明者：
佐久間 誠

佐久間 誠 について

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荒井 史隆

荒井 史隆 について

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松永 泰彦

松永 泰彦 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-329996
公開番号（公開出願番号）：特開2005-101066
出願日： 2003年09月22日
公開日（公表日）： 2005年04月14日
要約：
【課題】不揮発性半導体記憶装置において、書き込み電圧を低減でき、大容量で高速化を図ることが困難であった。【解決手段】基板11上にゲート絶縁膜12を介して、第1の方向に周期的に浮遊ゲート13と制御ゲート16とが交互に配列される。浮遊ゲートは、断面形状が矩形状の第1の部分13aと、第1の部分の略中央部上に位置し断面形状が矩形状でありかつ第1の方向に平行な方向における長さが第1の部分よりも小さな第2の部分13bとからなる。制御ゲートは、隣り合う一対の浮遊ゲートの第2の部分間の第3の部分16aと、隣り合う一対の浮遊ゲートの第1の部分の相互間に位置する第4の部分16bとからなる。浮遊ゲート及びその両側に位置する一対の制御ゲートによって1個のメモリセルが構成され、隣り合うメモリセルはその間に位置する制御ゲートを共有し、浮遊ゲートとその両側の一対の制御ゲートとの容量結合により浮遊ゲートが駆動される。【選択図】図2
請求項（抜粋）：
半導体基板上に形成されたゲート絶縁膜と、 上記基板の同一平面上で第1の方向に周期的に配置され、上記ゲート絶縁膜に接し、上記第1の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状の第1の部分と、この第1の部分の略中央部上に位置し上記第1の方向に平行かつ上記基板に対して垂直な方向を含んだ平面で切断した断面形状が略矩形状でありかつ第1の方向に平行な長さが上記第1の部分よりも小さな第2の部分とからなる複数の浮遊ゲートと、 上記複数の各浮遊ゲートの相互間及び両端部に位置する浮遊ゲートの側面に位置するように上記第1の方向に周期的に配置され、隣り合う一対の上記浮遊ゲートの第2の部分の相互間に位置する第3の部分と、隣り合う一対の浮遊ゲートの上記第1の部分の相互間に位置し、上記第3の部分と一体的に設けられた第4の部分とからなる複数の制御ゲートと、 上記複数の各浮遊ゲートと上記複数の各制御ゲートとの間及び上記複数の各制御ゲートと上記基板との間を絶縁するゲート間絶縁膜とを具備し、 上記複数の各浮遊ゲート及びその両側に位置する一対の上記制御ゲートによって1個のメモリセルが構成され、隣り合う一対の各メモリセルではその間に位置する制御ゲートを共有し、各メモリセルでは各浮遊ゲートとその両側に位置する一対の上記制御ゲートとの容量結合により各浮遊ゲートが駆動されることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (2件)：
H01L27/10 434 ,  H01L29/78 371
Fターム (37件)：
5F083EP02 ,  5F083EP24 ,  5F083EP32 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER03 ,  5F083ER19 ,  5F083JA02 ,  5F083JA04 ,  5F083JA19 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083LA12 ,  5F083LA16 ,  5F083NA01 ,  5F083PR03 ,  5F083PR21 ,  5F083PR29 ,  5F083PR39 ,  5F083PR40 ,  5F101BA02 ,  5F101BA29 ,  5F101BA36 ,  5F101BB04 ,  5F101BB17 ,  5F101BC01 ,  5F101BD22 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH02 ,  5F101BH14 ,  5F101BH19
引用特許：
出願人引用 (3件) 審査官引用 (10件)
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