特許
J-GLOBAL ID：200903022229953620

半導体装置及びその製造方法

発明者：
林 重徳

林 重徳 について

, 
三橋 理一郎

三橋 理一郎 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について

, 
インターウニベルシテール マイクロ エレクトロニカ ツェントラム フェーゼットウェー

インターウニベルシテール マイクロ エレクトロニカ ツェントラム フェーゼットウェー について


代理人 (13件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  米田 圭啓 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2005-170208
公開番号（公開出願番号）：特開2006-344836
出願日： 2005年06月09日
公開日（公表日）： 2006年12月21日
要約：
【課題】フルシリサイドゲート又はメタルゲートを用いたCMOSトランジスタ構造であって、特にフェルミ・レベル・ピニング現象の原因となる高誘電率材料とゲート電極材料との反応を抑制して所望の仕事関数を得られるようにし、且つ均一性及び歩留まりを高くできるようにする。 【解決手段】 CMOS型の半導体装置は、Siからなる基板101の上に順次形成され、HfSiONからなるゲート絶縁膜104A及び全体がニッケルシリサイドからなるゲート電極106Bを有するn型トランジスタと、HfSiONからなるゲート絶縁膜104A及び全体がニッケルシリサイドからなるゲート電極106Dを有するp型トランジスタとを備えている。p側のゲート電極106Cの金属濃度は、n側のゲート電極106Bの金属濃度よりも高くなるように設定されている。【選択図】 図1
請求項（抜粋）：
半導体領域の上に順次形成され、高誘電率材料からなる第1のゲート絶縁膜及び全体が金属によりシリサイド化された第1のゲート電極を有するn型トランジスタと、 前記半導体領域の上に順次形成され、前記高誘電率材料からなる第2のゲート絶縁膜及び全体が前記金属によりシリサイド化された第2のゲート電極を有するp型トランジスタとを備え、 前記金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、前記第2のゲート電極の金属濃度は、前記第1のゲート電極の金属濃度よりも高く設定され、一方、前記金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、前記第2のゲート電極の金属濃度は、前記第1のゲート電極の金属濃度よりも低く設定されていることを特徴とする半導体装置。
IPC (5件)：
H01L 27/092 ,  H01L 21/823 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49
FI (4件)：
H01L27/08 321D ,  H01L21/28 301R ,  H01L21/28 301S ,  H01L29/58 G
Fターム (35件)：
4M104AA01 ,  4M104BB06 ,  4M104BB21 ,  4M104BB22 ,  4M104BB25 ,  4M104BB27 ,  4M104BB29 ,  4M104BB36 ,  4M104BB38 ,  4M104BB40 ,  4M104CC05 ,  4M104DD37 ,  4M104DD43 ,  4M104DD65 ,  4M104DD84 ,  4M104EE02 ,  4M104EE14 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F048AC03 ,  5F048BA02 ,  5F048BB06 ,  5F048BB08 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BF15 ,  5F048BG13 ,  5F048DA23
引用特許：
審査官引用 (9件)
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引用文献：
審査官引用 (1件)

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