特許
J-GLOBAL ID：200903022499491270
引張歪み基板を有するMOSFETデバイスおよびその作製方法
発明者：
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出願人/特許権者：
代理人 (3件)：
鈴木 正剛
, 佐野 良太
, 村松 義人
公報種別：公表公報
出願番号（国際出願番号）：特願2006-502832
公開番号（公開出願番号）：特表2006-517343
出願日： 2004年01月13日
公開日（公表日）： 2006年07月20日
要約：
代表的な一実施形態は、金属酸化膜半導体電界効果トランジスタ(MOSFET)を形成するための方法に関する。この方法は、上部にゲート(54)が形成されている基板(40)を提供するステップと、前記基板(40)の上部のシリコンの層(42)の上部に位置するゲート(54)およびゲート絶縁物(56)の周りにスペーサ層を堆積させ、スペーサ(60)を形成するステップと、前記スペーサ(60)、前記ゲート(54)、および前記シリコンの層(42)の上部にエッチ・ストップ層(63)を堆積するステップと、前記エッチ・ストップ層(63)の上部に絶縁膜(65)を堆積するステップと、の少なくとも1つを実行するステップと、を有する。前記スペーサ層の堆積、エッチ・ストップ層(63)の堆積、および絶縁膜(65)の堆積の少なくとも1つは、高圧縮堆積を含んでおり、これによって前記シリコンの層(42)内の引張歪みを増大させる。
請求項（抜粋）：
金属酸化膜半導体電界効果トランジスタ(MOSFET)を形成するための方法であって、
上部にゲート(54)が形成されている基板(40)を提供するステップと、
前記基板(40)の上部のシリコンの層(42)の上部に位置するゲート(54)およびゲート絶縁物(56)の周りにスペーサ層を堆積させ、スペーサ(60)を形成するステップ、
前記スペーサ(60)、前記ゲート(54)、および前記シリコンの層(42)の上部にエッチ・ストップ層(63)を堆積するステップ、
前記エッチ・ストップ層(63)の上部に絶縁膜(65)を堆積するステップのうちの少なくとも1つの堆積するステップを実行するステップとを有し、
前記スペーサ層の堆積、エッチ・ストップ層(63)の堆積、および絶縁膜(65)の堆積の少なくとも1つは、高圧縮堆積を含んでおり、これによって前記シリコンの層(42)内の引張歪みを増大させる方法。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 29/786
H01L29/78 301X
, H01L29/78 301Y
, H01L29/78 301N
, H01L29/78 301B
, H01L29/78 619A
, H01L29/78 626Z
5F110AA01
, 5F110AA30
, 5F110CC01
, 5F110DD05
, 5F110DD12
, 5F110EE08
, 5F110EE09
, 5F110EE31
, 5F110FF02
, 5F110FF03
, 5F110FF09
, 5F110FF23
, 5F110FF29
, 5F110GG02
, 5F110GG12
, 5F110NN03
, 5F110NN24
, 5F110NN35
, 5F110NN62
, 5F110QQ19
, 5F140AA01
, 5F140AA02
, 5F140AA05
, 5F140AC28
, 5F140AC36
, 5F140BA01
, 5F140BA05
, 5F140BA16
, 5F140BB18
, 5F140BC12
, 5F140BD02
, 5F140BD05
, 5F140BD07
, 5F140BD10
, 5F140BE07
, 5F140BE10
, 5F140BF01
, 5F140BF04
, 5F140BG08
, 5F140BG12
, 5F140BG14
, 5F140BG39
, 5F140BG52
, 5F140BG53
, 5F140BK27
, 5F140CB04
, 5F140CC01
, 5F140CC08
, 5F140CC13
, 5F140CE06
, 5F140CE07
, 5F140CE14
