特許
J-GLOBAL ID：200903022938492289

半導体装置及びその製造方法

発明者：
藤原 実

藤原 実 について

, 
外園 明

外園 明 について

, 
石丸 一成

石丸 一成 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-317259
公開番号（公開出願番号）：特開2005-086024
出願日： 2003年09月09日
公開日（公表日）： 2005年03月31日
要約：
【課題】 短チャネル効果、寄生抵抗の低減に優れたFinFETを提案する。【解決手段】 FinFETの主要部が形成される半導体層、即ち、フィンは、x方向に長く、y方向に短い形状を有する。フィンのy方向の幅は、3段階に変化している。まず、ゲート長Lgのゲート電極6間のチャネル領域では、フィンのy方向の幅は、Wchである。また、チャネル領域に対して、x方向に隣接するソース/ドレインエクステンション領域におけるフィンのy方向の幅は、Wext(>Wch)である。さらに、ソース/ドレインエクステンション領域に対して、x方向に隣接するソース/ドレイン領域におけるフィンのy方向の幅は、Wsd(>Wext)である。【選択図】 図1
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成され、第1方向に長く、前記第1方向に交差する第2方向に短いフィン状の半導体層と、前記半導体層の前記第2方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記半導体層内において前記チャネル領域に対し前記第1方向に隣接する位置に形成されるソース/ドレインエクステンション領域と、前記半導体層内において前記ソース/ドレインエクステンション領域に対し前記第1方向に隣接する位置に形成されるソース/ドレイン領域とを具備し、前記チャネル領域における前記半導体層の前記第2方向の幅は、前記ソース/ドレイン領域における前記半導体層の前記第2方向の幅よりも狭いことを特徴とする半導体装置。
IPC (2件)：
H01L29/786 ,  H01L21/336
FI (5件)：
H01L29/78 618C ,  H01L29/78 616T ,  H01L29/78 617K ,  H01L29/78 617J ,  H01L29/78 616L
Fターム (27件)：
5F110AA01 ,  5F110AA07 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE31 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG23 ,  5F110GG26 ,  5F110GG30 ,  5F110HJ02 ,  5F110HJ13 ,  5F110HJ14 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK40 ,  5F110HM02 ,  5F110HM04 ,  5F110HM15 ,  5F110QQ19
引用特許：
出願人引用 (17件)
全件表示
審査官引用 (1件)

前のページに戻る

TOP

BOTTOM