特許
J-GLOBAL ID：200903026331108248

半導体装置

発明者：
齊藤 丈靖

齊藤 丈靖 について

, 
上野 清治

上野 清治 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2003-067654
公開番号（公開出願番号）：特開2004-047943
出願日： 2003年03月13日
公開日（公表日）： 2004年02月12日
要約：
【課題】キャパシタを有する半導体装置に関し、メモリセル領域に形成されるキャパシタの劣化を抑制するためのダミーキャパシタを最適化すること。【解決手段】半導体基板1の上方に形成された第1絶縁膜9と、第1絶縁膜9上でメモリセル領域内に縦横に形成された複数の実動作キャパシタ10と、メモリセル領域の四隅において選択的に形成されたダミーキャパシタ10Dと、実動作キャパシタ10とダミーキャパシタ10Dの上に形成された第2絶縁膜13とを有する。【選択図】 図2
請求項（抜粋）：
半導体基板の上方に形成された第1絶縁膜と、 前記第1絶縁膜上でメモリセル領域内に縦横に形成された複数の実動作キャパシタと、 前記メモリセル領域のうち四隅に選択的に形成されたダミーキャパシタと、 前記実動作キャパシタと前記ダミーキャパシタの上に形成された第2絶縁膜とを有することを特徴とする半導体装置。
IPC (6件)：
H01L27/105 ,  G11C11/22 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/108
FI (5件)：
H01L27/10 444B ,  G11C11/22 501L ,  H01L27/10 651 ,  H01L27/04 C ,  H01L27/04 A
Fターム (36件)：
5F038AC05 ,  5F038AC15 ,  5F038CA02 ,  5F038CA05 ,  5F038CA18 ,  5F038EZ20 ,  5F083AD21 ,  5F083FR02 ,  5F083FR03 ,  5F083GA21 ,  5F083JA15 ,  5F083JA17 ,  5F083JA33 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA53 ,  5F083LA03 ,  5F083LA05 ,  5F083LA10 ,  5F083LA15 ,  5F083LA19 ,  5F083MA04 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083PR23 ,  5F083PR34 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA28
引用特許：
審査官引用 (7件)
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