特許
J-GLOBAL ID：200903027311803213

不揮発性半導体記憶装置

発明者：
倉田 英明

倉田 英明 について

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小林 直樹

小林 直樹 について

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小林 孝

小林 孝 について

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木村 勝高

木村 勝高 について

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久米 均

久米 均 について

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佐伯 俊一

佐伯 俊一 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2007-017934
公開番号（公開出願番号）：特開2007-141447
出願日： 2007年01月29日
公開日（公表日）： 2007年06月07日
要約：
【課題】書込みデータの複数のレベルに対して同時に書込み動作を行ない続いて高い書込みスループットでベリファイ動作を行なう多値記憶の不揮発性半導体記憶装置を提供すること。【解決手段】書込み時に書込みデータを保持する回路6と、ベリファイ動作の期間に書込みデータの複数のレベルに対応する区間を設けるタイミングを発生する回路7と、ベリファイ時に選択ワード線電圧を上記タイミングに従って階段状に増加させる回路2と、上記タイミングに従って取り出した保持データによってベリファイ対象のメモリセル1を選択し、選択したメモリセル1の導通/非導通状態から閾値レベルのベリファイを行なう回路4と、書込み不十分のメモリセルへの書込みのためにビット線に書込みバイアスをベリファイ結果に従って供給する回路7とを備える。【選択図】図1
請求項（抜粋）：
閾値が第1の範囲から第K(Kは2のN乗、Nは正の整数)の範囲までのK個の閾値をとることによってNビットのデータを記憶する複数のメモリセルを有し、各メモリセルのゲート端子にワード線が、ドレイン端子にビット線がそれぞれ接続され、ワード線にワード線電圧が、ビット線にバイアス電圧がそれぞれ与えられて書込みが行なわれる不揮発性半導体記憶装置において、 記憶するNビットのデータを保持する保持回路と、書込み動作に続いて行なうベリファイ動作の期間に消去レベルの閾値以外のK-1個の閾値に対応するデータレベルに応じてK-1個の区間を設けるタイミングを発生するタイミング制御回路と、ベリファイ時にワード線電圧を該タイミングに従って階段状に増加させるワード線駆動回路と、該タイミングに従って取り出したデータ保持回路のデータによってベリファイ対象のメモリセルを選択し、選択したメモリセルの導通/非導通状態を検出することによって閾値のベリファイを行なう判定回路と、書込み不十分のメモリセルのビット線へ書込みバイアスをベリファイ結果に従って印加する書込みバイアス手段とを備えており、 前記K-1個の閾値に対応するデータレベルに対して同時に書込みを行ない続いてベリファイを行なう書込みベリファイ動作を実行し、K-1個のデータレベルに対応する全てのメモリセルの書込みが終了するまで書込みベリファイ動作を繰り返すことを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
G11C 16/02 ,  G11C 16/06
FI (5件)：
G11C17/00 611A ,  G11C17/00 633C ,  G11C17/00 633D ,  G11C17/00 641 ,  G11C17/00 611E
Fターム (21件)：
5B125BA02 ,  5B125BA03 ,  5B125BA05 ,  5B125BA19 ,  5B125CA01 ,  5B125CA04 ,  5B125CA19 ,  5B125DB09 ,  5B125DB12 ,  5B125DB13 ,  5B125DB19 ,  5B125EA01 ,  5B125EA02 ,  5B125EA05 ,  5B125EC06 ,  5B125EF02 ,  5B125EF10 ,  5B125EG17 ,  5B125FA01 ,  5B125FA02 ,  5B125FA05
引用特許：
出願人引用 (7件)
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審査官引用 (4件)
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