特許
J-GLOBAL ID：200903031220068828
半導体基板の製造方法、半導体基板、縦型スーパージャンクションMOSデバイス、半導体基板の評価方法
発明者：
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出願人/特許権者：
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代理人 (2件)：
恩田 博宣
, 恩田 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2005-285697
公開番号（公開出願番号）：特開2007-096138
出願日： 2005年09月29日
公開日（公表日）： 2007年04月12日
要約：
【課題】シリコン基板上のエピタキシャル膜に形成したトレンチ内に当該エピタキシャル膜とは逆導電型のエピタキシャル膜を埋め込んでなる半導体基板において所望のキャリア分布を得ることができるようにする。【解決手段】n+シリコン基板1の上にn型エピタキシャル膜2を形成し、この膜2にトレンチ4を形成する。トレンチ4内を含めたn型エピタキシャル膜2上にp型エピタキシャル膜23を成膜してトレンチ4の内部を膜23で埋め込む。この際、少なくとも埋め込みの最終工程において、p型のエピタキシャル膜23の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用いる。シリコン基板1の不純物としての砒素の濃度を「α」、p型エピタキシャル膜23の不純物濃度を「β」としたとき、α≦3×1019・In(β)-1×1021を満足させる。【選択図】図3
請求項（抜粋）：
第1導電型のシリコン基板の上に、当該シリコン基板の不純物濃度よりも低濃度な第1導電型のエピタキシャル膜を形成する第1工程と、
前記シリコン基板の上のエピタキシャル膜にトレンチを形成する第2工程と、
前記トレンチ内を含めた前記第1導電型のエピタキシャル膜上に第2導電型のエピタキシャル膜を成膜して前記トレンチの内部を前記第2導電型のエピタキシャル膜で埋め込む第3工程と、
を備えた半導体基板の製造方法であって、
前記第3工程においてトレンチの内部を第2導電型のエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、第2導電型のエピタキシャル膜の成膜のために供給するガスとして、シリコンソースガスとハロゲン化物ガスとの混合ガスを用い、かつ、シリコン基板の不純物としての砒素の濃度を「α」、第2導電型のエピタキシャル膜の不純物濃度を「β」としたとき、
α≦3×1019・In(β)-1×1021
を満足するようにしたことを特徴とする半導体基板の製造方法。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 21/205
H01L29/78 652H
, H01L29/78 658E
, H01L29/78 653A
, H01L29/78 658G
, H01L29/78 652N
, H01L21/205
5F045AA03
, 5F045AB02
, 5F045AC00
, 5F045AC01
, 5F045AC05
, 5F045AC13
, 5F045AD10
, 5F045AD11
, 5F045AD12
, 5F045AD13
, 5F045AD14
, 5F045AD15
, 5F045AE19
, 5F045AE21
, 5F045AE23
, 5F045AE25
, 5F045AE29
, 5F045BB12
, 5F045CA05
出願人引用 (16件)
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審査官引用 (15件)
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