特許
J-GLOBAL ID：200903031439164741

半導体装置及びその製造方法

発明者：
前田 茂伸

前田 茂伸 について

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高篠 裕行

高篠 裕行 について

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岡 俊英

岡 俊英 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-254516
公開番号（公開出願番号）：特開2003-068869
出願日： 2001年08月24日
公開日（公表日）： 2003年03月07日
要約：
【要約】【課題】 絶縁ゲート型トランジスタ及び絶縁ゲート型容量それぞれの電気的特性を共に劣化させない構造の半導体装置及びその製造方法を得る。【解決手段】 NMOS形成領域A1及びPMOS形成領域A2にそれぞれ形成されるNMOSトランジスタQ1及びPMOSトランジスタQ2は、N+ソース・ドレイン領域14及びP+ソース・ドレイン領域24のエクステンション部14e及び24eの近傍領域においてP-ポケット領域17及びN-ポケット領域27をそれぞれ有している。一方、N型可変容量形成領域A3及びP型可変容量形成領域A4に形成されるそれぞれ形成されるN型可変容量C1及びP型可変容量C2はP-ポケット領域17及びN-ポケット領域27に相当する取り出し電極領域隣接逆導電型領域を有していない。
請求項（抜粋）：
半導体基板に作り込まれる絶縁ゲート型トランジスタ及び絶縁ゲート型容量を含む半導体装置であって、前記絶縁ゲート型トランジスタは、前記半導体基板上に選択的に形成されるトランジスタ用ゲート絶縁膜と、前記トランジスタ用ゲート絶縁膜上に形成されるトランジスタ用ゲート電極と、前記半導体基板の表面内における前記トランジスタ用ゲート電極下のトランジスタ用ボディー領域を挟んで形成されるソース・ドレイン領域とを含み、前記絶縁ゲート型容量は、前記半導体基板上に選択的に形成される容量用ゲート絶縁膜と、前記容量用ゲート絶縁膜上に形成される容量用ゲート電極と、前記半導体基板の表面内における前記容量用ゲート電極下の容量用ボディー領域を挟んで形成される取り出し電極領域とを含み、前記絶縁ゲート型トランジスタは、前記ソース・ドレイン領域から前記トランジスタ用ボディー領域の一部にかけて形成される、前記ソース・ドレイン領域と逆の導電型のトランジスタ用ポケット領域を有し、かつ、前記絶縁ゲート型容量は、前記容量用ボディー領域側における前記取り出し電極領域の近傍領域において、前記取り出し電極領域と逆の導電型の領域を有していないことを特徴とする、半導体装置。
IPC (5件)：
H01L 21/8234 ,  H01L 21/8238 ,  H01L 27/06 ,  H01L 27/08 331 ,  H01L 27/092
FI (4件)：
H01L 27/08 331 E ,  H01L 27/06 102 A ,  H01L 27/08 321 E ,  H01L 27/08 321 C
Fターム (15件)：
5F048AA00 ,  5F048AA09 ,  5F048AC03 ,  5F048AC04 ,  5F048AC10 ,  5F048BA01 ,  5F048BA16 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC06 ,  5F048BD04 ,  5F048BE03 ,  5F048BF06 ,  5F048DA23
引用特許：
審査官引用 (13件)
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