半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (8件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 峰隆司 , 福原淑弘 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-060424
公開番号（公開出願番号）：特開2006-244632
出願日： 2005年03月04日
公開日（公表日）： 2006年09月14日
要約：

【課題】外部データバス幅が、使用される誤り訂正符号の情報長よりも短い場合でも、高速なデータ転送レートが得られ、さらにチップ面積の増加を抑制できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、書き込みデータ転送経路、読み出しデータ転送経路、符号生成回路CODEGENを備える。書き込みデータ転送経路は、入力バッファDINBUFとセルアレイCA間に配置され、入力バッファDINBUFに入力されたデータをメモリセルへ伝達する。読み出しデータ転送経路は、セルアレイCAと出力バッファDOUTBUF間に配置され、メモリセルからのデータを出力バッファDOUTBUFへ伝達する。符号生成回路CODEGENは、書き込みデータ転送経路に配置され、データを符号化して誤り訂正符号を生成する。書き込み及び読み出しデータ転送経路が持つ少なくとも一部のデータバスのビット幅は、符号生成回路CODEGENにより生成された誤り訂正符号の符号長の2倍より大きい。【選択図】図2

請求項（抜粋）：

クロック信号に同期して動作する半導体記憶装置において、複数のメモリセルが配列されたメモリセルアレイと、前記複数のメモリセルに接続された複数のビット線と、データが入力される入力回路と、データを符号化して誤り訂正符号を生成する符号生成回路と、前記メモリセルから読み出されたデータが供給される読み出し用データバスと、前記符号生成回路により符号化されたデータが供給される書き込み用データバスと、カラムアドレスで指定され、前記読み出し用データバスと前記ビット線を接続する複数の読み出し用カラム選択線と、カラムアドレスで指定され、前記書き込み用データバスと前記ビット線を接続する複数の書き込み用カラム選択線と、前記メモリセルから前記読み出し用データバスに読み出されたデータからシンドロームを生成するシンドローム生成回路と、前記シンドローム生成回路により生成された前記シンドロームをデコードして誤り訂正を行う訂正回路とを具備し、前記クロック信号の同一サイクルにおいて、第1カラムアドレスで指定された前記読み出し用カラム選択線により前記読み出し用データバスとビット線を接続する読み出し動作と、第2カラムアドレスで指定された前記書き込み用カラム選択線により前記書き込み用データバスとビット線を接続する書き込み動作とを行い、前記書き込み動作時には、前記シンドローム生成回路、及び前記訂正回路により誤り訂正されたデータに、前記入力回路に入力されたデータを併せたデータが、前記符号生成回路により符号化されて前記メモリセルに書き込まれることを特徴とする半導体記憶装置。

IPC (2件)：

G11C 11/401 , G11C 11/407

FI (2件)：

G11C11/34 371C , G11C11/34 362S

Fターム (8件)：

5M024AA90 , 5M024BB30 , 5M024BB33 , 5M024JJ46 , 5M024MM09 , 5M024PP01 , 5M024PP03 , 5M024PP07

引用特許：

審査官引用 (10件)

特開昭62-242258
記憶装置および記憶装置の制御方法
公報種別：公開公報出願番号：特願平10-242773 出願人：ソニー株式会社
半導体集積回路
公報種別：公開公報出願番号：特願2000-088390 出願人：富士通株式会社

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