特許
J-GLOBAL ID：200903041840098374
NANDフラッシュメモリ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-358199
公開番号（公開出願番号）：特開2003-203493
出願日： 2002年12月10日
公開日（公表日）： 2003年07月18日
要約：
【要約】【課題】マルチページプログラム動作、マルチページ読み取り動作、及び、マルチブロック消去動作を有するNANDフラッシュメモリ装置を提供する。【解決手段】NANDフラッシュメモリ装置は複数の行選択器を含む。各行選択器はメモリ装置の各メットのメモリブロックに各々対応し、ブロック選択情報に応答して対応するメモリブロックを選択する。各行選択器にはデコーディング回路とレジスタとが提供される。デコーディング回路はブロック選択情報に応答してブロック選択信号を発生し、レジスタは対応するメットのラッチ信号が活性化された時にデコーディング回路の出力を格納する。このような行選択構造によると、複数のメットの全て又は一部のメモリブロックを同時に選択することができる。
請求項（抜粋）：
各々が複数のメモリブロックを有する複数のメットであって、前記各メモリブロックが複数の行と複数の列のマトリックス状に配列された複数のメモリセルを有する、複数のメットと、前記各メットの複数のメモリブロックに各々対応し、各々がブロック選択情報に応答して対応するメモリブロックを選択する複数の行選択器と、前記複数のメットに各々対応し、各々が選択されたメモリブロックの列を通じて対応するメットの選択されたメモリブロックからデータを感知し、かつ、選択されたメモリブロックの列にプログラムすべきデータを伝達する複数のページバッファ回路と、前記複数のメットに各々対応し、各々が対応するメットの選択されたメモリブロックの列の中の一部を選択する複数の列選択器と、前記複数のメットに各々対応し、各々が対応する列選択器を通じて対応するページバッファから伝達されるデータがパスデータであるか否かを判別する複数のパス/フェイルチェック回路と、前記複数のメットに各々対応し、各々が対応するページバッファ回路から伝達されるデータがパスデータとして判別された場合に対応するメットの第1リセット信号を発生する複数のリセット信号発生器と、メット選択情報に応答して前記複数のメットの中のいずれか一つを選択するためのラッチ信号を発生するラッチ信号発生器とを備え、前記各行選択器は、a)前記ブロック選択情報に応答してブロック選択信号を発生するデコーディング回路と、b)対応するメットのラッチ信号が活性化された場合に前記デコーディング回路の出力を格納するレジスタと、c)ブロックワードラインに連結され、前記レジスタによりラッチされた値が対応するメモリブロックが選択されたことを示す場合に前記ブロックワードラインに高電圧を伝達する第1スイッチと、d)前記ブロックワードライン上の高電圧に応答して対応するメモリブロックの行にワードライン電圧を伝達する第2スイッチと、e)前記第1リセット信号が活性化された場合に前記レジスタをリセットするリセット回路とを含む、ことを特徴とするNANDフラッシュメモリ装置。
IPC (3件)：
G11C 16/06
, G11C 16/02
, G11C 16/04
G11C 17/00 633 A
, G11C 17/00 611 G
, G11C 17/00 612 F
, G11C 17/00 613
, G11C 17/00 622 E
5B025AD04
, 5B025AD05
, 5B025AD08
, 5B025AE05
出願人引用 (2件)
-
米国特許第5,671,176号公報
-
米国特許第5,712,818号公報
審査官引用 (8件)
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