特許
J-GLOBAL ID：200903045354791683

半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法

発明者：
坂井 正宏

坂井 正宏 について

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三好 実人

三好 実人 について

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田中 光浩

田中 光浩 について

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江川 孝志

江川 孝志 について


出願人/特許権者：
日本碍子株式会社

日本碍子株式会社 について


代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2004-092615
公開番号（公開出願番号）：特開2005-277358
出願日： 2004年03月26日
公開日（公表日）： 2005年10月06日
要約：
【課題】閾値電圧の制御性が高いHEMT素子とこれを実現する半導体積層構造を提供する。【解決手段】HEMT素子20において、InGaNからなるチャネル層9の途中にp型半導体層4を介在させる。p型半導体層4より上部の第2チャネル層5を構成するInGaNのバンドが持ち上げられることで、閾値電圧を高くすることができる。InGaNのバンドが、フェルミ準位にまで持ち上げられると、ゲートバイアス電圧が0Vの時にピンチオフするHEMT素子が実現される。ドープ量が少ないので、ドーパントがMgであっても、MOCVDによる層形成時のメモリー効果が十分に抑制される。p型半導体層4の形成位置がヘテロ界面から離れているので、電子供給層11へのMgの拡散も生じにくい。2次元電子ガス発生領域のp型ドーパント濃度が小さいので、不純物散乱による電子移動度低下も生じにくい。【選択図】図1
請求項（抜粋）：
所定の基材と、 前記基材の上に形成され、GaおよびInのうち少なくとも1つを含む第1のIII族窒化物からなるチャネル層と、 前記チャネル層の上に形成され、第2のIII族窒化物からなる電子供給層と、 を備える半導体積層構造であって、 Al、GaおよびInのうち少なくとも1つを含む第3のIII族窒化物に所定のp型ドーパントがドープされてなるp型半導体層、 をさらに備え、 前記p型半導体層は、前記電子供給層の形成位置との間に前記チャネル層の一部が介在する位置に形成されてなる、 ことを特徴とする半導体積層構造。
IPC (4件)：
H01L21/338 ,  H01L21/205 ,  H01L29/778 ,  H01L29/812
FI (2件)：
H01L29/80 H ,  H01L21/205
Fターム (33件)：
5F045AA04 ,  5F045AB14 ,  5F045AB17 ,  5F045AC08 ,  5F045AC12 ,  5F045AC15 ,  5F045AC19 ,  5F045AD09 ,  5F045AD12 ,  5F045AD15 ,  5F045AD16 ,  5F045AF04 ,  5F045AF09 ,  5F045CA07 ,  5F045EB13 ,  5F045HA16 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GL07 ,  5F102GL08 ,  5F102GL14 ,  5F102GL16 ,  5F102GL17 ,  5F102GM04 ,  5F102GM07 ,  5F102GM08 ,  5F102GQ01 ,  5F102GR07 ,  5F102HC01
引用特許：
出願人引用 (2件) 審査官引用 (8件)
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