特許
J-GLOBAL ID：200903048324826406

半導体装置及びその製造方法

発明者：
山田 雅基

山田 雅基 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-006433
公開番号（公開出願番号）：特開2006-196668
出願日： 2005年01月13日
公開日（公表日）： 2006年07月27日
要約：
【課題】LSIの多層配線、特に半導体素子と接続する下層に近い配線に対して低誘電率絶縁膜や微細な配線の機械的/熱的ストレスを抑えた半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に形成された半導体素子12と、前記半導体基板上に積層された複数の絶縁膜107,112,117,122と、前記複数の絶縁膜内にそれぞれ形成された複数の配線層108,113,118,123と、前記各配線層の上面及び両側面を連続的に覆うバリアメタルとを具備する半導体装置。【選択図】図1
請求項（抜粋）：
半導体基板上に形成された半導体素子と、 前記半導体基板上に積層された複数の絶縁膜と、 前記複数の絶縁膜内にそれぞれ形成された複数の配線層と、 前記各配線層の上面及び両側面を連続的に覆うバリアメタルと を具備することを特徴とする半導体装置。
IPC (4件)：
H01L 23/52 ,  H01L 21/320 ,  H01L 21/02 ,  H01L 23/12
FI (3件)：
H01L21/88 R ,  H01L21/02 B ,  H01L23/12 N
Fターム (26件)：
5F033HH08 ,  5F033HH11 ,  5F033HH21 ,  5F033JJ11 ,  5F033JJ21 ,  5F033KK11 ,  5F033KK21 ,  5F033MM01 ,  5F033MM02 ,  5F033MM11 ,  5F033MM13 ,  5F033NN02 ,  5F033NN07 ,  5F033QQ00 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033VV04 ,  5F033VV07 ,  5F033XX01 ,  5F033XX19 ,  5F033XX24 ,  5F033XX28
引用特許：
出願人引用 (1件) 審査官引用 (9件)
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