特許
J-GLOBAL ID：200903051290257742

半導体集積回路

発明者：
内田 敏也

内田 敏也 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-230672
公開番号（公開出願番号）：特開平10-074390
出願日： 1996年08月30日
公開日（公表日）： 1998年03月17日
要約：
【要約】【課題】 位相同期したクロック信号を出力する半導体集積回路に関し、より少ない素子数で回路規模が小さく、且つ、高い分解能により遅延量を制御することのできる半導体集積回路の提供を目的とする。【解決手段】 複数の電圧制御信号φ1〜φ4を受けて該電圧制御信号に対応した電圧Voを発生する電圧発生源200と、複数の遅延ゲート221〜226を縦列接続して所定の遅延時間を与える遅延ゲート列220と、前記電圧発生源からの出力電圧Voに応じて前記遅延ゲート列220に流す電流を制御する電流制御手段230とを具備し、前記複数の電圧制御信号φ1〜φ4により前記遅延ゲート列220における遅延量を制御するように構成する。
請求項（抜粋）：
複数の電圧制御信号(φ1〜φ4)を受けて該電圧制御信号に対応した電圧(Vo)を発生する電圧発生源(200,300)と、複数の遅延ゲート(221〜226,321〜326)を縦列接続して所定の遅延時間を与える遅延ゲート列(220,320)と、前記電圧発生源からの出力電圧(Vo)に応じて前記遅延ゲート列(220,320)に流す電流を制御する電流制御手段(230,330)とを具備し、前記複数の電圧制御信号(φ1〜φ4)により前記遅延ゲート列(220,320)における遅延量を制御するようにしたことを特徴とする半導体集積回路。
IPC (5件)：
G11C 11/407 ,  G06F 1/10 ,  G06F 15/78 ,  G11C 11/401 ,  H03L 7/00
FI (5件)：
G11C 11/34 354 C ,  G06F 15/78 ,  H03L 7/00 D ,  G06F 1/04 330 A ,  G11C 11/34 362 C
引用特許：
出願人引用 (10件)
全件表示
審査官引用 (6件)
全件表示

前のページに戻る

TOP

BOTTOM