特許
J-GLOBAL ID:200903053559691692

半導体記憶装置

発明者:
出願人/特許権者:
代理人 (6件): 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別:公開公報
出願番号(国際出願番号):特願2003-095050
公開番号(公開出願番号):特開2004-303340
出願日: 2003年03月31日
公開日(公表日): 2004年10月28日
要約:
【課題】データ保持安定性を損なうことなく高速でデータの書込を行なう。【解決手段】メモリセルアレイ(1)の列単位で少なくともデータ書込時に基板電位を制御する基板電位設定回路(10)を設ける。データ書込時、選択列のメモリセルトランジスタの基板領域を、データ保持特性(スタティック・ノイズ・マージン)が低下するように電位を変更することにより、メモリセルに対して高速で確実にデータを書込むことができる。【選択図】 図1
請求項(抜粋):
行列状に配列され、各々が、それぞれバックゲートを有する第1および第2導電型の絶縁ゲート型電界効果トランジスタで構成されるラッチ回路を含む複数のメモリセル、および アドレス信号と動作モード指示信号に応答して、選択メモリセルの少なくとも第1導電型の絶縁ゲート型電界効果トランジスタのバックゲート電位を、データ書込時とデータ読出時とで変更する基板電位変更回路を備える、半導体記憶装置。
IPC (4件):
G11C11/413 ,  G11C11/412 ,  H01L21/8244 ,  H01L27/11
FI (3件):
G11C11/34 335C ,  G11C11/40 301 ,  H01L27/10 381
Fターム (14件):
5B015HH02 ,  5B015HH04 ,  5B015JJ03 ,  5B015JJ12 ,  5B015KA13 ,  5B015KB66 ,  5B015KB92 ,  5F083BS01 ,  5F083BS13 ,  5F083BS27 ,  5F083GA05 ,  5F083GA11 ,  5F083LA08 ,  5F083NA01
引用特許:
審査官引用 (7件)
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