特許
J-GLOBAL ID：200903054327935125
MOS構造のアンチヒューズを利用したメモリリペア回路
発明者：
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出願人/特許権者：
代理人 (1件)：
瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-391292
公開番号（公開出願番号）：特開2001-210094
出願日： 2000年12月22日
公開日（公表日）： 2001年08月03日
要約：
【要約】【課題】 欠陥のあるセルをリペアすることのできるMOS構造のアンチヒューズを利用したメモリリペア回路を提供する。【解決手段】 パワーが0Vから一定電圧以上になれば、電源電圧を出力するパワーアップリセット回路20と、プログラムするヒューズを選択するための信号を出力するアドレスマルチプレクサ30と、プログラム電圧を供給するための電圧生成器40と、前記パワーアップリセット回路、アドレスマルチプレクサ及び電圧生成器の出力に応じてアンチヒューズ素子をプログラムし、アンチヒューズ素子がプログラムされたか否かを感知するためのアンチヒューズ回路10と、前記アンチヒューズ回路の出力信号に応じて欠陥セルを冗長セルに代替するための冗長ブロック50とを含んでなることを特徴とする。
請求項（抜粋）：
第1電極に電源電圧、第2電極に負の電圧が供給される時プログラムされる多数のアンチヒューズ素子と、前記アンチヒューズ素子のプログラム状態を検出してラッチするためのラッチ手段と、前記ラッチ手段の出力に応じて欠陥セルを冗長セルに代替するための冗長ブロックとを含んでなることを特徴とするMOS構造のアンチヒューズを利用したメモリリペア回路。
IPC (5件)：
G11C 29/00 603
, H01L 21/82
, H01L 27/04
, H01L 21/822
, H01L 27/10 491
G11C 29/00 603 J
, H01L 27/10 491
, H01L 21/82 R
, H01L 27/04 G
