導電性ビアの製造と充填のための方法、およびそのように形成された導電性ビア

発明者： , , , , , ,
出願人/特許権者：
代理人 (2件)：野村泰久 , 大菅義之
公報種別：公表公報
出願番号（国際出願番号）：特願2008-553269
公開番号（公開出願番号）：特表2009-525613
出願日： 2007年01月26日
公開日（公表日）： 2009年07月09日
要約：

導電性ビアを形成する方法は、一つ以上のビアホールを基板内に形成するステップを含む。ビアホールは、単一マスク、保護層、ボンドパッド、もしくは、エッチングプロセスの間にフォトマスクが除去される場合にハードマスクとして機能する、基板のその他のフィーチャで形成され得る。ビアホールは、その表面に低誘電率(低K)誘電材料を含む誘電体コーティングの付着を促進するように構成されてもよい。障壁層が各ビアホールの表面の上に形成されてもよい。種材料(seed material)を含み得るベース層は、その後のビアホールの表面上の導電材料の選択的堆積を促進するように形成されてもよい。また、結果として得られる半導体素子、中間体構造、ならびに、これらの方法から得られる半導体素子を含むアセンブリと電子デバイスが開示される。【選択図】図11

請求項（抜粋）：

半導体素子構成要素の導電性ビアを形成する方法であって、半導体素子構造を少なくとも部分的に貫通するビアホールの少なくとも一つの表面上を含む、前記半導体素子構造の基板の表面上に、導電材料を含むベース層を形成するステップと、前記ベース層の材料を前記ビアホールの前記少なくとも一つの表面上に残して、前記半導体素子構造のいくつかの表面から前記ベース層の材料を除去するステップと、前記導電性ビアを形成するために前記ベース層の残存部分上に導電材料を選択的に堆積するステップ、を含む方法。

IPC (4件)：

H01L 21/320 , H01L 23/52 , H01L 21/60 , H01L 23/12

FI (4件)：

H01L21/88 J , H01L21/88 T , H01L21/92 601 , H01L23/12 N

Fターム (57件)：

5F033GG02 , 5F033GG03 , 5F033HH07 , 5F033HH08 , 5F033HH11 , 5F033HH13 , 5F033HH18 , 5F033HH21 , 5F033HH32 , 5F033HH33 , 5F033JJ07 , 5F033JJ08 , 5F033JJ11 , 5F033JJ13 , 5F033JJ18 , 5F033JJ19 , 5F033JJ21 , 5F033JJ32 , 5F033JJ33 , 5F033MM08 , 5F033MM13 , 5F033MM30 , 5F033NN03 , 5F033NN05 , 5F033NN07 , 5F033PP06 , 5F033PP14 , 5F033PP26 , 5F033PP27 , 5F033PP28 , 5F033QQ00 , 5F033QQ08 , 5F033QQ09 , 5F033QQ12 , 5F033QQ13 , 5F033QQ20 , 5F033QQ27 , 5F033QQ37 , 5F033QQ42 , 5F033QQ47 , 5F033QQ48 , 5F033QQ53 , 5F033QQ54 , 5F033QQ99 , 5F033RR03 , 5F033RR04 , 5F033RR15 , 5F033RR21 , 5F033SS04 , 5F033SS11 , 5F033SS21 , 5F033SS25 , 5F033TT04 , 5F033TT07 , 5F033VV07 , 5F033VV16 , 5F033XX14

引用特許：

審査官引用 (8件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2002-287364 出願人：株式会社東芝
半導体チップの製造方法および半導体装置の製造方法
公報種別：公開公報出願番号：特願2004-183606 出願人：キヤノン株式会社
半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
公報種別：公開公報出願番号：特願2002-369393 出願人：セイコーエプソン株式会社

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