特許
J-GLOBAL ID：200903059324532749

半導体装置の製造方法

発明者：
宇佐美 達矢

宇佐美 達矢 について

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大西 貞之

大西 貞之 について

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廣井 政幸

廣井 政幸 について

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松本 明

松本 明 について


出願人/特許権者：
NECエレクトロニクス株式会社

NECエレクトロニクス株式会社 について


代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2005-089794
公開番号（公開出願番号）：特開2005-311350
出願日： 2005年03月25日
公開日（公表日）： 2005年11月04日
要約：
【課題】 三層レジスト法における中間膜のアッシング耐性を良好にする。【解決手段】 三層のレジスト膜225の中間膜222を、300°C以下の温度で、Si(OR1)(OR2)(OR3)(OR4)を用いた化学気相成長法により形成する。ここで、R1、R2、R3、R4は、それぞれ独立して炭素含有基または水素原子を表す。ただし、R1〜R4のすべてが水素原子である場合は含まない。【選択図】 図1
請求項（抜粋）：
半導体基板上に形成された被エッチング膜上に絶縁膜を形成する工程と、 前記絶縁膜上に、300°C以下の温度で、下記一般式(1)で表される化合物を用いた化学気相成長法により中間膜を形成する工程と、 前記中間膜上にレジスト膜を形成する工程と、 前記絶縁膜、前記中間膜、および前記レジスト膜を用いて前記被エッチング膜のエッチングを行う工程と、 を含むことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L21/3065 ,  G03F7/11 ,  H01L21/027 ,  H01L21/768
FI (4件)：
H01L21/302 105A ,  G03F7/11 503 ,  H01L21/90 A ,  H01L21/30 573
Fターム (42件)：
2H025AA02 ,  2H025AA03 ,  2H025AB16 ,  2H025AC08 ,  2H025AD03 ,  2H025DA34 ,  2H025DA40 ,  2H025FA41 ,  5F004DA26 ,  5F004DB26 ,  5F004EA01 ,  5F004EA22 ,  5F004EA23 ,  5F004EB02 ,  5F033KK11 ,  5F033KK18 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP27 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ25 ,  5F033QQ29 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR05 ,  5F033RR09 ,  5F033RR21 ,  5F033RR25 ,  5F033RR29 ,  5F033SS11 ,  5F033SS21 ,  5F046NA06
引用特許：
出願人引用 (2件) 審査官引用 (8件)
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