特許
J-GLOBAL ID：200903061117615507

半導体装置の製造方法

発明者：
三橋 理一郎

三橋 理一郎 について


出願人/特許権者：
株式会社半導体先端テクノロジーズ

株式会社半導体先端テクノロジーズ について


代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2003-207607
公開番号（公開出願番号）：特開2005-064052
出願日： 2003年08月15日
公開日（公表日）： 2005年03月10日
要約：
【課題】PDA時の下地膜の膜厚増加を抑制すると共に、トランジスタ界面特性の劣化を抑制する。【解決手段】素子分離層4が形成されたシリコン基板2上に、下地膜としてのSiON膜8を形成し、SiON膜8上に高誘電体膜としてのHfAlOx膜10を形成する。その後、温度が1050°C、酸素分圧が0.02%の窒素雰囲気、処理時間が1秒の条件で1回目のPDAを行うことにより、HfAlOx膜10を緻密化する。続いて、温度が600°C、酸素分圧が1%の窒素雰囲気、処理時間が15分の条件で2回目のPDAを行うことにより、1回目のPDAにより生じたHfAlOx膜10の酸素抜けを回復させて、トランジスタ界面特性を改善する。【選択図】 図2
請求項（抜粋）：
高誘電体膜を含むゲート絶縁膜を備えた半導体装置の製造方法であって、 基板上に下地膜を形成する工程と、 前記下地膜よりも高い比誘電率を有し、金属を含有する高誘電体膜を形成する工程と、 前記高誘電体膜を緻密化させるための第1の熱処理を行う工程と、 前記第1の熱処理よりも低い温度、且つ、高い酸素分圧の第2の熱処理を行う工程と、 前記第2の熱処理の後、前記高誘電体膜上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L21/316 ,  H01L29/78
FI (2件)：
H01L21/316 P ,  H01L29/78 301G
Fターム (34件)：
5F058BA20 ,  5F058BD01 ,  5F058BD04 ,  5F058BD05 ,  5F058BH03 ,  5F058BJ01 ,  5F140AA00 ,  5F140AA24 ,  5F140BA01 ,  5F140BA05 ,  5F140BD01 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BE03 ,  5F140BE06 ,  5F140BE09 ,  5F140BE10 ,  5F140BE17 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG14 ,  5F140BG32 ,  5F140BG33 ,  5F140BG37 ,  5F140BG53 ,  5F140BH14 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140CB01 ,  5F140CB04 ,  5F140CB08
引用特許：
審査官引用 (7件)
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