半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：吉武賢次 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-068176
公開番号（公開出願番号）：特開2002-373942
出願日： 2002年03月13日
公開日（公表日）： 2002年12月26日
要約：

【要約】【課題】チップごとのプロセスばらつきを補償し、ゲートリーク電流を低減する。【解決手段】半導体集積回路は、電源降圧回路とMOS回路群とを備えている。電源降圧回路には、電源電圧が供給され、動作時であるか又はスタンバイ時であるかを示すスタンバイ制御信号によって制御されて、スタンバイ制御信号が動作時を示している場合には、電源電圧よりも低い第1の内部電源電圧を内部電源ラインに出力し、スタンバイ制御信号がスタンバイ時を示している場合には、この第1の内部電源電圧よりも低い第2の内部電源電圧を内部電源ラインに出力する。MOS回路群は、第1の内部電源電圧又は第2の内部電源電圧が供給されて動作する1又は複数のMOSトランジスタを含んでいる。

請求項（抜粋）：

電源電圧が供給され、動作時であるか又はスタンバイ時であるかを示すスタンバイ制御信号によって制御される電源降圧回路であって、前記スタンバイ制御信号が動作時を示している場合には、前記電源電圧よりも低い第1の内部電源電圧を内部電源ラインに出力し、前記スタンバイ制御信号がスタンバイ時を示している場合には、この第1の内部電源電圧よりも低い第2の内部電源電圧を前記内部電源ラインに出力する電源降圧回路と、前記内部電源ラインから、前記第1の内部電源電圧又は前記第2の内部電源電圧が供給されて動作する1又は複数のMOSトランジスタを含んでいる、MOS回路群と、を備えることを特徴とする半導体集積回路。

IPC (5件)：

H01L 21/822 , G05F 1/56 310 , G05F 1/56 , H01L 27/04 , H03K 19/00

FI (5件)：

G05F 1/56 310 K , G05F 1/56 310 V , H03K 19/00 A , H01L 27/04 B , H01L 27/04 F

Fターム (33件)：

5F038BB04 , 5F038BB08 , 5F038BB09 , 5F038DF08 , 5F038EZ20 , 5H430BB01 , 5H430BB05 , 5H430BB09 , 5H430BB11 , 5H430EE06 , 5H430EE09 , 5H430FF04 , 5H430FF13 , 5H430GG08 , 5H430HH03 , 5H430JJ07 , 5H430KK05 , 5H430KK16 , 5J056AA00 , 5J056BB18 , 5J056CC01 , 5J056CC04 , 5J056CC10 , 5J056CC21 , 5J056DD13 , 5J056DD28 , 5J056DD52 , 5J056EE08 , 5J056EE13 , 5J056FF07 , 5J056GG09 , 5J056KK02 , 5J056KK03

引用特許：

審査官引用 (11件)

電源降圧回路
公報種別：公開公報出願番号：特願平10-338832 出願人：日本鋼管株式会社
半導体メモリー装置用電圧降下回路
公報種別：公開公報出願番号：特願平6-298367 出願人：現代電子産業株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平4-175245 出願人：三菱電機株式会社

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