半導体集積回路装置およびその製造方法

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出願人/特許権者： ,
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-337322
公開番号（公開出願番号）：特開2001-156270
出願日： 1999年11月29日
公開日（公表日）： 2001年06月08日
要約：

【要約】【課題】ロジックとDRAMとを備えた半導体集積回路装置において、半導体基板の拡散層にシリサイド層を適用することのできる技術を提供する。【解決手段】シリサイド層16に接続されるプラグ33を、下層からチタン膜、窒化チタン膜およびタングステン膜を順に堆積した積層構造とすることによって、チタン膜の還元作用によるコンタクト抵抗の低減を図り、さらにシリサイド層16からのシリコンの供給を窒化チタン膜で防いで、上記タングステン膜の高抵抗化および接合の破壊によるリーク電流の増加などを抑える。また、シリサイド層16をSi-O結合を有する緻密化されたSOG膜によって構成される酸化シリコン膜17で覆うことによって、シリサイド層16の凝集やSOG膜からのガス放出を防ぐ。

請求項（抜粋）：

半導体基板の主面の第1領域に、メモリセル選択用MISFETと、前記メモリセル選択用MISFETのソース、ドレインの一方に接続された第1ビット線と、前記ソース、ドレインの他方に接続された第1容量素子とからなるメモリセルが形成され、前記半導体基板の主面の第2領域に、ソース、ドレインを構成する第1拡散層の表面にシリサイド層が形成されたnチャネル型MISFETと、ソース、ドレインを構成する第2拡散層の表面にシリサイド層が形成されたpチャネル型MISFETとが形成され、前記半導体基板の主面の第3領域に、第2ビット線と、第2容量素子とが形成され、第1配線が、第1絶縁膜に形成された第1コンタクトホールを介して前記第1拡散層の表面のシリサイド層に接続され、さらに前記第1絶縁膜に形成された第2コンタクトホールを介して前記第2拡散層の表面のシリサイド層に接続され、前記第2ビット線が、前記第1絶縁膜に形成された第3コンタクトホールを介して前記半導体基板の第3拡散層の表面のシリサイド層に接続され、前記第1〜第3コンタクトホールの内部には、プラグが埋め込まれた半導体集積回路装置であって、前記プラグは、チタン膜、窒化チタン膜およびタングステン膜が下層から順に積層された構造であることを特徴とする半導体集積回路装置。

IPC (3件)：

H01L 27/108 , H01L 21/8242 , H01L 21/28 301

FI (3件)：

H01L 21/28 301 R , H01L 27/10 681 F , H01L 27/10 621 C

Fターム (32件)：

4M104BB01 , 4M104BB14 , 4M104CC01 , 4M104CC05 , 4M104EE09 , 4M104EE20 , 4M104FF22 , 4M104GG14 , 4M104GG16 , 4M104HH16 , 5F083AD24 , 5F083AD31 , 5F083AD48 , 5F083FR02 , 5F083GA02 , 5F083GA12 , 5F083GA30 , 5F083JA06 , 5F083JA14 , 5F083JA15 , 5F083JA36 , 5F083JA39 , 5F083JA40 , 5F083JA53 , 5F083MA05 , 5F083MA06 , 5F083MA17 , 5F083MA20 , 5F083PR12 , 5F083PR13 , 5F083PR33 , 5F083ZA12

引用特許：

審査官引用 (8件)

半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願平10-012614 出願人：株式会社日立製作所
半導体集積回路装置およびその製造方法
公報種別：公開公報出願番号：特願平10-037691 出願人：株式会社日立製作所
混在型半導体集積回路装置
公報種別：公開公報出願番号：特願平10-010607 出願人：株式会社東芝

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