特許
J-GLOBAL ID：200903062839576081

半導体装置およびその製造方法

発明者：
青山 知憲

青山 知憲 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-324081
公開番号（公開出願番号）：特開2005-294799
出願日： 2004年11月08日
公開日（公表日）： 2005年10月20日
要約：
【課題】 NMOSFETおよびPMOSFETの両方の閾値電圧が最適となるようにし、併せて大きな反転容量を確保することのできる半導体装置およびその製造方法を提供する。【解決手段】 シリコン基板1の素子領域の周囲には素子分離絶縁膜2が形成されている。また、素子領域内には、N型拡散層領域6、P型拡散層領域7、P型エクステンション領域18、N型エクステンション領域19、P型ソース・ドレイン領域23、N型ソース・ドレイン領域24およびニッケルシリサイド膜25が形成されている。ゲート絶縁膜は、シリコン酸化膜8およびハフニウム珪酸窒化膜9からなる。また、N型ゲート電極は、N型シリコン膜10aおよびニッケルシリサイド膜28からなり、P型ゲート電極はニッケルシリサイド膜28からなる。各ゲート電極の側壁には、ハフニウム珪酸窒化膜9が形成されていない。【選択図】 図1
請求項（抜粋）：
シリコン基板上にNMOSFETとPMOSFETとで構成されるCMOSFETを備えた半導体装置において、 前記NMOSFETおよび前記PMOSFETのゲート絶縁膜は、前記シリコン基板上に形成された第1の絶縁膜と、該第1の絶縁膜上に形成された第2の絶縁膜とからなる積層構造を有し、 前記NMOSFETのゲート電極は、前記ゲート絶縁膜上に形成されたN型シリコン膜と、該N型シリコン膜上に形成された第1の金属シリサイド膜とからなり、 前記PMOSFETのゲート電極は、前記ゲート絶縁膜上に形成された第2の金属シリサイド膜からなり、 前記第2の絶縁膜は高誘電率絶縁膜であって、該高誘電率絶縁膜が、前記NMOSFETのゲート電極および前記PMOSFETのゲート電極のいずれの側壁にも形成されていないことを特徴とする半導体装置。
IPC (2件)：
H01L21/8238 ,  H01L27/092
FI (2件)：
H01L27/08 321D ,  H01L27/08 321F
Fターム (22件)：
5F048AA07 ,  5F048AA08 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB06 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB13 ,  5F048BB14 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF15 ,  5F048BG13 ,  5F048DA18 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30
引用特許：
出願人引用 (3件) 審査官引用 (9件)
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