半導体集積回路装置

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出願人/特許権者： ,
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-286118
公開番号（公開出願番号）：特開平11-110964
出願日： 1997年10月02日
公開日（公表日）： 1999年04月23日
要約：

【要約】【課題】設計や管理を簡素化しつつ、多様な構成にされる内蔵RAM及びその使い勝手の改善を図った半導体集積回路装置を提供する。【解決手段】論理回路と混在して搭載されるRAMとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して1つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに+1又は-1の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的なアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させる。

請求項（抜粋）：

複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路を含むメモリマットの複数個と、上記複数個のメモリマットに対して共通に設けられる制御回路とを含むRAMモジュールを備えてなり、上記複数からなるメモリマットは、複数ビットからなるアドレス設定用の入力信号に対して+1の加算又は-1の減算動作を行わせる演算回路と、上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号としてメモリアクセスの際に入力されたアドレス信号との一致比較を判定する比較回路とを更に備え、上記複数からなるメモリマットの上記演算回路を縦列形態に接続し、初段の演算回路の入力端子には固定的に形成され又はプログラマブルに形成されたアドレス信号を供給し、各メモリマットにおいて、その一致信号によりアドレス選択動作を活性化させるものであることを特徴とする半導体集積回路装置。

IPC (2件)：

G11C 11/407 , G11C 11/401

FI (2件)：

G11C 11/34 362 S , G11C 11/34 362 H

引用特許：

審査官引用 (7件)

半導体集積回路
公報種別：公開公報出願番号：特願平8-051330 出願人：株式会社日立製作所
半導体記憶装置
公報種別：公開公報出願番号：特願平8-041945 出願人：ソニー株式会社
半導体メモリ装置
公報種別：公開公報出願番号：特願平7-013738 出願人：株式会社東芝

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