特許
J-GLOBAL ID:200903069384110997

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (13件): 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  米田 圭啓 ,  関 啓 ,  杉浦 靖也
公報種別:公開公報
出願番号(国際出願番号):特願2005-172254
公開番号(公開出願番号):特開2005-340844
出願日: 2005年06月13日
公開日(公表日): 2005年12月08日
要約:
【課題】 シリコン基板が受けるダメージを最小限度に抑制しつつ、高誘電体材料膜を効率良くパターニングできるようにする。 【解決手段】 シリコン基板30の上に高誘電体材料膜34を堆積した後、該高誘電体材料膜34の上に、第1の導電膜35、第2の導電膜37及び第3の導電膜39を堆積する。第1の導電膜35、第2の導電膜37及び第3の導電膜39に対して選択的にドライエッチングを行なって、パターン化された第1の導電膜35A及び第3の導電膜37Aよりなる第1のゲート電極を形成すると共に、パターン化された第2の導電膜37A及び第3の導電膜39Aよりなる第2のゲート電極を形成する。高誘電体材料膜34に対して、フルオロカーボンガスを含むエッチングガスを用いるプラズマエッチングを行なって、高誘電体材料膜34よりなるゲート絶縁膜34Aを形成する。【選択図】 図1
請求項(抜粋):
シリコン基板上に高誘電体材料膜を堆積した後、前記高誘電体材料膜の上に導電膜を堆積する工程と、 前記導電膜に対して選択的にドライエッチングを行なって、前記導電膜よりなるゲート電極を形成する工程と、 前記高誘電体材料膜に対して、フルオロカーボンガスを含むエッチングガスを用いるプラズマエッチングを行なって、前記高誘電体材料膜よりなるゲート絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
IPC (7件):
H01L29/78 ,  H01L21/28 ,  H01L21/3065 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49
FI (6件):
H01L29/78 301G ,  H01L21/28 301R ,  H01L27/08 102C ,  H01L29/58 G ,  H01L21/302 104C ,  H01L21/302 104Z
Fターム (66件):
4M104AA01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB06 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB31 ,  4M104BB32 ,  4M104BB33 ,  4M104BB36 ,  4M104CC05 ,  4M104DD21 ,  4M104DD37 ,  4M104DD65 ,  4M104DD67 ,  4M104EE03 ,  4M104EE14 ,  4M104FF13 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH11 ,  5F004DA00 ,  5F004DA01 ,  5F004DA04 ,  5F004DA16 ,  5F004DA26 ,  5F004DB10 ,  5F004DB12 ,  5F004DB13 ,  5F004EA28 ,  5F004EB02 ,  5F004EB08 ,  5F048AA01 ,  5F048AC01 ,  5F048AC03 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BE03 ,  5F048BG12 ,  5F140AA26 ,  5F140AA39 ,  5F140AB03 ,  5F140BA01 ,  5F140BD11 ,  5F140BE09 ,  5F140BE13 ,  5F140BE14 ,  5F140BE16 ,  5F140BF01 ,  5F140BF05 ,  5F140BF07 ,  5F140BF10 ,  5F140BF11 ,  5F140BF17 ,  5F140BG38 ,  5F140BG39 ,  5F140BG58 ,  5F140CB01 ,  5F140CB08
引用特許:
出願人引用 (1件) 審査官引用 (7件)
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引用文献:
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