特許

J-GLOBAL ID：200903070105805660

半導体装置

発明者： 半澤 悟 ,  阪田 健 ,  関口 知紀 ,  木村 勝高
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平9-003572
公開番号（公開出願番号）：特開平10-200073
出願日： 1997年01月13日
公開日（公表日）： 1998年07月31日
要約：

【要約】【課題】 周辺回路と同一膜厚の薄いゲート酸化を有するMOSトランジスタで構成される、耐圧に優れたワードドライバを提供する。【解決手段】 ワードドライバのPMOSトランジスタMP1, MP2のゲート電極材料をn+Siとし、電界緩和用MOSトランジスタを挿入した回路構成とする。また、電圧レベルの異なる二種類の共通ワード線RXp, Rxnによりワードドライバを制御する。【効果】 面積の増加をまねくこと無く、MOSトランジスタ耐圧問題を緩和し、高速に動作し信頼性の高いDRAMが実現できる。

請求項（抜粋）：

複数のワード線と、前記複数のワード線と交差する複数のデータ線と、前記複数のワード線と前記複数のデータ線の所望の交点に配された複数のメモリセルと、前記複数のワード線の各々に対応して設けられ、アドレス信号から形成されたデコード信号と第1及び第2共通ワード線の信号に従って前記ワード線に第1電圧又は前記第1電圧より大きな電圧の第2電圧を出力する複数のワードドライバとを具備し、前記複数のワードドライバの各々は、ドレインまたはソースの何れか一方が前記第1共通ワード線に接続される第1導電形の第1MOSトランジスタと、ドレインまたはソースの何れか一方が前記第2共通ワード線に接続される第2導電形の第2MOSトランジスタとを有し、前記第1共通ワード線に前記第1電圧が供給されるとき、前記第2共通ワード線には第3電圧が供給され、前記第2共通ワード線に前記第2電圧が供給されるとき、前記第1共通ワード線には第4電圧が供給され、前記第3電圧は前記第1電圧よりも電圧が大きいことを特長とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/407

FI (2件)：

H01L 27/10 681 F ,  G11C 11/34 354 D

引用特許：

審査官引用 (7件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-098593   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-334950   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
• アームバンド
  公報種別：公開公報   出願番号：特願平6-068888   出願人：株式会社大同精器製作所
• 半導体記憶装置およびこれを用いたコンピュータシステム
  公報種別：公開公報   出願番号：特願平7-133255   出願人：株式会社日立製作所
• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-000038   出願人：日本電気株式会社
• ダイナミック型半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-040025   出願人：株式会社東芝
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-259590   出願人：日本電気株式会社

引用文献：

審査官引用 (1件)

• Offset Word-Line Architecture for Scaling DRAM's to the Gigabit Level