特許
J-GLOBAL ID：200903073298780430

相補型MOS装置およびその製造方法

発明者：
陸 新起

陸 新起 について

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林 育名

林 育名 について

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李 敏鴻

李 敏鴻 について

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裴 静偉

裴 静偉 について

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謝 文益

謝 文益 について


出願人/特許権者：
財団法人工業技術研究院

財団法人工業技術研究院 について


代理人 (2件)： 朝日奈 宗太 ,  秋山 文男
公報種別：公開公報
出願番号（国際出願番号）：特願2005-336109
公開番号（公開出願番号）：特開2007-088400
出願日： 2005年11月21日
公開日（公表日）： 2007年04月05日
要約：
【課題】相補型MOS(CMOS)装置とその製造方法を提供する。【解決手段】本発明は、CMOS装置とその製造方法を提供し、PMOSトランジスタは、圧縮歪みSiGeチャンネルを有し、NMOSトランジスタは、キャップ層により生成される局部引っ張り歪みSiチャンネルを有する。前者により、歪みSiチャンネルのホール移動度増加不足の問題を克服し、歪みSiGeチャンネル、歪みSiチャンネルが、それぞれ、価電子帯、伝導帯において生じるバンドオフセットにより、等価バンドギャップを小さくし、高誘電率のゲート誘電層、および、単一の仕事関数を有する金属ゲートに適用し、整合しにくい二重金属のゲート問題を回避し、高移動度増加の歪みチャンネルMOSトランジスタが形成される。【選択図】図2E
請求項（抜粋）：
CMOSトランジスタの製造方法であって、 P型、N型MOSトランジスタの素子領域を有する半導体基板を提供する工程と、 前記半導体基板上のP型MOSトランジスタの素子領域上に、圧縮応力を有する膜層を形成し、P型MOSトランジスタのチャンネル領域とする工程と、 前記N型MOSトランジスタの素子領域、および、圧縮応力を有する膜層上に、ゲート誘電層を形成する工程と、 CMOSトランジスタを構成する前記P型、N型MOSトランジスタの素子領域のゲート誘電層上に、P型、N型MOSトランジスタのゲート電極を形成する工程と、 キャップ層を、前記N型MOSトランジスタの素子領域上に形成し、前記N型MOSトランジスタのチャンネル領域において、局部引っ張り応力を生成する工程と、 からなることを特徴とする方法。
IPC (4件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 29/423 ,  H01L 29/49
FI (4件)：
H01L27/08 321B ,  H01L27/08 321C ,  H01L27/08 321D ,  H01L29/58 G
Fターム (31件)：
4M104AA01 ,  4M104BB01 ,  4M104BB14 ,  4M104BB17 ,  4M104BB18 ,  4M104BB30 ,  4M104BB32 ,  4M104CC05 ,  4M104DD66 ,  4M104EE03 ,  4M104EE14 ,  4M104EE16 ,  4M104GG10 ,  4M104HH20 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BA07 ,  5F048BA14 ,  5F048BB01 ,  5F048BB04 ,  5F048BB05 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BD09 ,  5F048BE03 ,  5F048BF11 ,  5F048BG13 ,  5F048DA24 ,  5F048DA27
引用特許：
出願人引用 (1件)
  • 米国特許第6784507号明細書
審査官引用 (9件)
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