CMOS用歪トランジスタの集積化

発明者： , , ,
出願人/特許権者：
代理人 (1件)：龍華明裕
公報種別：公表公報
出願番号（国際出願番号）：特願2006-547116
公開番号（公開出願番号）：特表2007-515808
出願日： 2004年12月13日
公開日（公表日）： 2007年06月14日
要約：

【解決手段】CMOSデバイスに関連する本発明の様々な実施形態は、(1)選択的に蒸着されたシリコン材料が、第1の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第1の領域上に選択的に蒸着されたシリコン材料のNMOSチャンネル、および(2)選択的に蒸着されたシリコンゲルマニウム材料が、第2の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第2の領域上に選択的に蒸着されたシリコンゲルマニウム材料のPMOSチャンネルを有する。

請求項（抜粋）：

基板の第1の領域上の第1の回路デバイスの第1のチャンネルとして適した第1の層を形成する段階と、前記基板の異なる第2の領域上の第2の回路デバイスの第2のチャンネルとして適した第2の層を形成する段階とを備え、前記基板の第1の界面を決定する前記第1の層は、基板材料の基板の格子面間隔とは異なる第1の格子面間隔を有する第1の材料を含み、前記第2の層は、第1の格子面間隔とは異なり、および、前記基板の第2の界面を決定する前記基板材料の基板の格子面間隔と異なる第2の格子面間隔を有する異なる第2の材料を含む方法。

IPC (5件)：

H01L 21/823 , H01L 27/092 , H01L 21/20 , H01L 21/76 , H01L 29/78

FI (4件)：

H01L27/08 321C , H01L21/20 , H01L21/76 L , H01L29/78 301B

Fターム (48件)：

5F032AA35 , 5F032CA17 , 5F032CA20 , 5F032DA02 , 5F032DA13 , 5F048AA08 , 5F048AC03 , 5F048BA02 , 5F048BA14 , 5F048BB06 , 5F048BB07 , 5F048BB11 , 5F048BD04 , 5F048BD09 , 5F048BE03 , 5F048BG13 , 5F048DA25 , 5F140AA01 , 5F140AB03 , 5F140AC28 , 5F140BA01 , 5F140BA05 , 5F140BA13 , 5F140BA17 , 5F140BB13 , 5F140BC13 , 5F140BD11 , 5F140BD12 , 5F140BD13 , 5F140BE09 , 5F140BG08 , 5F140BG12 , 5F140CB04 , 5F140CB08 , 5F140CE20 , 5F152LL03 , 5F152LL09 , 5F152LN03 , 5F152LN14 , 5F152LN15 , 5F152LP01 , 5F152LP04 , 5F152MM04 , 5F152NN03 , 5F152NN22 , 5F152NP04 , 5F152NQ03 , 5F152NQ04

引用特許：

審査官引用 (12件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平5-262103 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願平11-216332 出願人：株式会社日立製作所
半導体装置
公報種別：公開公報出願番号：特願2000-283397 出願人：株式会社東芝

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