半導体メモリ非同期式パイプライン

発明者：
出願人/特許権者：
代理人 (1件)：大木健一
公報種別：公表公報
出願番号（国際出願番号）：特願2000-541688
公開番号（公開出願番号）：特表2002-510118
出願日： 1999年04月01日
公開日（公表日）： 2002年04月02日
要約：

【要約】非同期にパイプラインされるSDRAMは、非同期信号によって制御される別個のパイプライン段を有する。各段でデータを同期させるためにクロック信号を使用するのではなく、すべての段でデータをラッチするために非同期信号が使用される。非同期制御信号はチップ内に生成され、そして異なった待ち時間段に最適化される。より長い待ち時間段はより大きな遅延素子を必要とし、より短い待ち時間状態はより短い遅延素子を必要とする。データは、チップから読み出される前の読み取りデータパスの終わりでクロックに同期させられる。データは各パイプライン段でラッチされているので、データに生じるスキューは、従来のウェーブパイプラインアーキテクチャに見られるよりも小さい。さらに、段はシステムクロックと無関係であるので、読み取りデータパスをサポートするために再同期出力を形成するだけで、読み取りデータパスを任意のCAS待ち時間で処理することができる。

請求項（抜粋）：

パイプライン型同期式ダイナミックランダムアクセスメモリであって、 (a)アドレス可能なメモリ素子を有するメモリコアと、 (b)アドレス入力ポートとI/Oデータポートとの間に定められた読み取りパスであって、前記メモリコアが前記読み取りパスに含まれると共に1つ以上のパイプライン段を有し、各パイプライン段が対応する非同期制御信号によって制御される読み取りパスと、 (c)前記非同期制御信号を生成するための遅延素子と、 (d)前記段の各々でデータをラッチし、前記非同期制御信号の少なくとも1つに応答する前記パイプライン段の各々に結合されるラッチであって、データがシステムクロックと無関係に各パイプライン段でラッチされるラッチと、を備えるメモリ。

IPC (2件)：

G11C 11/407 , G11C 11/409

FI (2件)：

G11C 11/34 362 S , G11C 11/34 354 R

Fターム (14件)：

5M024AA49 , 5M024BB27 , 5M024BB35 , 5M024DD19 , 5M024DD79 , 5M024DD83 , 5M024DD90 , 5M024GG02 , 5M024JJ02 , 5M024JJ12 , 5M024JJ33 , 5M024PP01 , 5M024PP02 , 5M024PP07

引用特許：

審査官引用 (9件)

半導体メモリ
公報種別：公開公報出願番号：特願平7-266363 出願人：日本電気株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平6-232732 出願人：日本電気株式会社
特開平2-003177

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