特許
J-GLOBAL ID：200903076369208057
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
津国 肇 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-314840
公開番号（公開出願番号）：特開平11-274494
出願日： 1998年11月05日
公開日（公表日）： 1999年10月08日
要約：
【要約】【課題】 電気的特性の悪化を最小化し得る半導体素子(電界効果トランジスタ)の製造方法を提供する。【解決手段】 第1の領域と第2の領域を有する半導体基板の各領域にゲートとソース及びドレインをそれぞれ形成してなる半導体素子の製造方法において、各領域の上面に形成されたゲート絶縁膜に再酸化を施す前に第1の領域の上部であって該領域のゲートの両側部位に不純物領域を形成しておくことを特徴とする方法。
請求項（抜粋）：
第1の領域と第2の領域を有する半導体基板の各領域にゲートとソース及びドレインをそれぞれ形成してなる半導体素子の製造方法において、各領域の上面に形成されたゲート絶縁膜に再酸化を施す前に第1の領域の上部であって該領域のゲートの両側部位に不純物領域を形成しておくことを特徴とする方法。
IPC (2件)：
FI (2件)：
H01L 29/78 301 G
, H01L 21/265 604 V
審査官引用 (1件)
-
"High performance 0.2 μm CMOS with 25 Å gate oxide grown on nitrogen implanted Si substrates"
前のページに戻る
