半導体装置

発明者： , ,
出願人/特許権者：
代理人 (3件)：伊藤洋二 , 三浦高広 , 水野史博
公報種別：公開公報
出願番号（国際出願番号）：特願2006-002676
公開番号（公開出願番号）：特開2007-184486
出願日： 2006年01月10日
公開日（公表日）： 2007年07月19日
要約：

【課題】単一の半導体基板の中に、互いに並列接続されたパンチスルー型のIGBTとダイオードが形成されている半導体装置において、スナップバックの発生を抑制する。【解決手段】IGBT領域において、半導体基板1の裏面1b側に、底部がFS層3a内に位置するトレンチ21を形成し、その内部に絶縁体22を埋め込む構造とすることで、FS層3aの図中横方向の抵抗を増大させる。これにより、トレンチ21を設けない場合と比較して、IGBT表面のチャネルからの電子電流がIGBT領域のN-型層4およびFS層3aを流れ、P+型コレクタ領域2を迂回して、FWD領域のN型層3bおよびN+型層9、カソード電極12bを流れることで、コレクタ電極12aに流れ去ってしまうことを抑制でき、IGBTのI-V特性におけるスナップバックの発生を抑制できる。【選択図】図4

請求項（抜粋）：

第1導電型の第1半導体層(4)を有し、IGBTが形成されているIGBT領域とダイオードが形成されているダイオード領域とを備える半導体基板(1)と、前記半導体基板(1)のIGBT領域内で、前記第1半導体層(4)の前記半導体基板の裏面(1b)側に接して形成されており、前記第1半導体層(4)よりも不純物濃度が高い第1導電型の第2半導体層(3a)と、前記半導体基板(1)のIGBT領域内で、前記第2半導体層(3a)の前記半導体基板(1)の裏面(1b)側に接して形成されている第2導電型のコレクタ領域(2)と、前記半導体基板(1)のIGBT領域内で、前記第1半導体層(4)の内部であって、前記第1半導体層(4)の表面側に形成された第2導電型のベース領域(5)と、前記ベース領域(5)の内部であって、前記ベース領域(5)の表面側に形成された第1導電型のエミッタ領域(6)と、前記エミッタ領域(6)と電気的に接続されているエミッタ電極(11a)と、前記コレクタ領域(2)と電気的に接続されているコレクタ電極(12a)と、前記ベース領域(5)のうちの前記エミッタ領域(6)と前記第1半導体層(4)との間の所定部分(5a)にチャネルが形成されるように、前記所定部分(5a)に、ゲート絶縁膜を介して、隣接して配置されたゲート電極(8)と、前記半導体基板(1)のダイオード領域内で、前記第1半導体層(4)の内部であって、前記第1半導体層(4)の表面側に形成された第2導電型のアノード領域(10)と、前記アノード領域(10)および前記エミッタ電極(11a)と電気的に接続されているアノード電極(11b)と、前記ダイオード領域内の前記第1半導体層(4)および前記コレクタ電極(12a)と電気的に接続されているカソード電極(12b)とを備えており、前記第2半導体層(3a)のうち、前記IGBT領域でチャネルが形成された場合における前記チャネルから前記IGBT領域内の前記第1半導体層(4)、第2半導体層(3a)を通り、前記コレクタ領域(2)を迂回して、前記ダイオード領域のカソード電極(12b)に電子電流が流れる経路中に配置されており、前記第2半導体層(3a)の電気抵抗を部分的に増大させる抵抗増大手段(22、23、24、25、26、27、28)を有していることを特徴とする半導体装置。

IPC (7件)：

H01L 29/739 , H01L 29/78 , H01L 21/823 , H01L 27/06 , H01L 27/088 , H01L 29/861 , H01L 27/04

FI (7件)：

H01L29/78 655F , H01L29/78 653A , H01L29/78 655C , H01L27/06 102A , H01L27/08 102E , H01L29/91 D , H01L29/78 657A

Fターム (7件)：

5F048AC06 , 5F048AC10 , 5F048BA01 , 5F048BB19 , 5F048BC12 , 5F048BD07 , 5F048CB07

引用特許：

出願人引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願2001-119248 出願人：三菱電機株式会社

審査官引用 (13件)

特開平3-105977
半導体装置
公報種別：公開公報出願番号：特願2001-119248 出願人：三菱電機株式会社
半導体装置
公報種別：公開公報出願番号：特願2001-036353 出願人：富士電機株式会社

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