特許
J-GLOBAL ID：200903078565094062

DRAMコンデンサの製造方法

発明者：
▲黄▼ 國 泰

▲黄▼ 國 泰 について

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謝 文 益

謝 文 益 について

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游 萃 蓉

游 萃 蓉 について


出願人/特許権者：
ユナイテッド マイクロエレクトロニクス コープ

ユナイテッド マイクロエレクトロニクス コープ について


代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平10-321022
公開番号（公開出願番号）：特開2000-091538
出願日： 1998年11月11日
公開日（公表日）： 2000年03月31日
要約：
【要約】 (修正有)【課題】 DRAMコンデンサの従来の製造方法を改良し、また簡単にした製造方法を提供する。【解決手段】 DRAMコンデンサを形成するプロセス中に、タングステンナイトライドを使用する。タングステンシリサイド層110bに窒素を導入するステップと、前記タングステンシリサイド層の表面上に、タングステンナイトライド層111を形成するために、アンモニア・ガスの存在下で、急速な加熱処理を行うステップとを含む。DRAMコンデンサの製造方法は、ドーピングしたポリシリコンから、コンデンサの底部電極より小さい一部を形成した後の、タングステンシリサイド層の形成と、前記タングステンナイトライド層の表面上のタングステンナイトライドの形成を含む。
請求項（抜粋）：
ソース/ドレイン領域とMOSトランジスタ上に形成された第一の開口部を持つ絶縁層を備える前記MOSトランジスタとを含む半導体基板を使用するDRAMコンデンサの製造方法であって、前記第一の開口部を充填し、前記ソース/ドレイン領域と接続するために、導電層を形成するステップと、前記導電層上に第一の寸法をパターン形成し、前記第一の寸法から前記導電層の厚さをセーブするステップと、前記導電層上にタングステンシリサイド層を形成するステップと、第二の寸法が第一の寸法より大きくなるように、前記導電層および前記タングステンシリサイド層のところに、第二の寸法を形成するステップと、タングステンシリサイド層、前記タングステンシリサイド層および前記導電層が、前記DRAMコンデンサの下部電極を形成するように、前記タングステンシリサイド層の表面上に、タングステンナイトライド層を形成するステップと、前記DRAMコンデンサの構造体の仕上げを行うために、底部上に誘電体層と上部電極とを形成するステップとを備える方法。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (3件)：
H01L 27/10 621 B ,  H01L 27/04 C ,  H01L 27/10 651
引用特許：
出願人引用 (7件)
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審査官引用 (3件)

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