特許
J-GLOBAL ID：200903081339428013

半導体装置、メモリシステムおよび電子機器

発明者：
唐澤 純一

唐澤 純一 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-032067
公開番号（公開出願番号）：特開2002-237526
出願日： 2001年02月08日
公開日（公表日）： 2002年08月23日
要約：
【要約】【課題】 低消費電力化やメモリセルの小型化が可能なSRAMを提供すること。【解決手段】 SRAMのメモリセルは、フィールドの上方に5層の導電層を有する構造をしている。負荷トランジスタQ5、Q6が配置されている箇所における、副ワード線23aと副ワード線23bとの間の距離d1は、駆動トランジスタQ3、Q4が配置されている箇所における、副ワード線23aと副ワード線23bとの間の距離d2よりも大きい。このため、負荷トランジスタQ5、Q6のゲート長を大きくすることができ、また、ソースコンタクト導電部73aをゲート-ゲート電極層21aとゲート-ゲート電極層21bとの間の領域に配置することができる。
請求項（抜粋）：
第1負荷トランジスタ、第2負荷トランジスタ、第1駆動トランジスタ、第2駆動トランジスタ、第1転送トランジスタおよび第2転送トランジスタを含むメモリセルを備える半導体装置であって、第1方向に延びており、かつ、前記第1および第2負荷トランジスタが形成される、第1活性領域と、第1方向に延びており、かつ、前記第1および第2駆動トランジスタ、前記第1および第2転送トランジスタが形成される、第2活性領域と、第2方向に延びており、かつ、前記第1および第2活性領域の上層である第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第1転送トランジスタのゲート電極を含む、第1ワード線と、第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第2活性領域と平面的に見て交差して位置し、かつ、前記第2転送トランジスタのゲート電極を含む、第2ワード線と、第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第1負荷トランジスタおよび前記第1駆動トランジスタのゲート電極を含む、第1ゲート-ゲート電極層と、第2方向に延びており、かつ、前記第1層導電層に位置し、かつ、前記第1および第2活性領域と平面的に見て交差して位置し、かつ、前記第1ワード線と前記第2ワード線との間に位置し、かつ、前記第2負荷トランジスタおよび前記第2駆動トランジスタのゲート電極を含む、第2ゲート-ゲート電極層と、を備え、前記第1および第2負荷トランジスタが配置されている箇所における、前記第1ワード線と前記第2ワード線との間の距離は、前記第1および第2駆動トランジスタが配置されている箇所における、前記第1ワード線と前記第2ワード線との間の距離よりも大きい、半導体装置。
IPC (2件)：
H01L 21/8244 ,  H01L 27/11
Fターム (12件)：
5F083BS05 ,  5F083BS27 ,  5F083BS48 ,  5F083GA09 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083NA01 ,  5F083NA08 ,  5F083PR40
引用特許：
出願人引用 (5件)
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審査官引用 (7件)
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