特許
J-GLOBAL ID：200903081747945352

半導体記憶装置及びその製造方法

発明者：
山田 有紀

山田 有紀 について

, 
首藤 晋

首藤 晋 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-202536
公開番号（公開出願番号）：特開2005-044972
出願日： 2003年07月28日
公開日（公表日）： 2005年02月17日
要約：
【課題】3次元キャパシタを用いた場合のセルの拡大を抑制する。【解決手段】半導体記憶装置は、半導体基板11上に形成され、ゲート電極14と第1及び第2の拡散層15a,15bとを有するトランジスタ16と、このトランジスタ16上に形成された第1の絶縁膜17,21と、第1の絶縁膜21内に形成された第1の多層配線層部22aと、この第1の多層配線層部22a内の少なくとも2層の配線層を含む第1の絶縁膜21内を垂直方向に連続的に貫いて形成され、ゲート電極14と少なくとも一部が重なるように設けられた第1の凹部23と、この第1の凹部内に3次元的に形成され、第1及び第2の電極24,26と強誘電体膜25とを有し、第1の電極14が第1の拡散層15aと電気的に接続された強誘電体キャパシタ27とを具備する。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成され、ゲート電極と第1及び第2の拡散層とを有するトランジスタと、 前記トランジスタ上に形成された第1の絶縁膜と、 前記第1の絶縁膜内に形成され、複数の配線層及び複数のコンタクトを含む第1の多層配線層部と、 前記第1の多層配線層部内の少なくとも2層の配線層を含む前記第1の絶縁膜内を垂直方向に連続的に貫いて形成され、前記ゲート電極と少なくとも一部が重なるように設けられた第1の凹部と、 前記第1の凹部内に3次元的に形成され、第1及び第2の電極と強誘電体膜とを有し、前記第1の電極が前記第1の拡散層と電気的に接続された強誘電体キャパシタとを具備することを特徴とする半導体記憶装置。
IPC (5件)：
H01L27/105 ,  H01L21/768 ,  H01L21/8242 ,  H01L27/10 ,  H01L27/108
FI (5件)：
H01L27/10 444B ,  H01L27/10 481 ,  H01L27/10 621C ,  H01L27/10 681F ,  H01L21/90 C
Fターム (41件)：
5F033HH08 ,  5F033HH11 ,  5F033HH19 ,  5F033JJ04 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM01 ,  5F033NN06 ,  5F033NN07 ,  5F033QQ08 ,  5F033QQ13 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR15 ,  5F033SS04 ,  5F033SS13 ,  5F033SS15 ,  5F033VV16 ,  5F083AD24 ,  5F083AD31 ,  5F083FR02 ,  5F083GA10 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083KA20 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA19 ,  5F083PR40 ,  5F083PR42 ,  5F083PR52
引用特許：
審査官引用 (7件)
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