特許
J-GLOBAL ID：200903084448946082
半導体素子のソース/ドレイン領域形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
中川 裕幸
公報種別：公開公報
出願番号（国際出願番号）：特願2006-105819
公開番号（公開出願番号）：特開2006-295174
出願日： 2006年04月07日
公開日（公表日）： 2006年10月26日
要約：
【課題】PMOS領域およびNMOS領域それぞれの特性に合うソース/ドレイン領域の形成方法の提供。【解決手段】PMOS領域R2と、NMOS領域R1とに区分定義された半導体基板を提供する段階と、前記半導体基板の全面に第1イオン注入障壁絶縁膜16を形成する段階と、前記NMOS領域以外の領域にフォトレジストパターンを形成して前記NMOS領域を露出させた後、イオン注入工程を行い、前記NMOS領域の半導体基板内にNMOS領域LDD領域を形成する段階と、前記フォトレジストパターンの除去工程を行い、前記フォトレジストパターンを除去すると同時に前記NMOS領域の前記第1イオン注入障壁絶縁膜を所定の厚さ除去して第2イオン注入障壁絶縁膜を形成する段階とを含む。【選択図】 図3
請求項（抜粋）：
PMOS用ゲート電極パターンが備えられたPMOS領域と、NMOS用ゲート電極パターンが備えられたNMOS領域とに区分定義された半導体基板を提供する段階と、
前記半導体基板の全面に第1イオン注入障壁絶縁膜を形成する段階と、
前記NMOS領域以外の領域にフォトレジストパターンを形成して前記NMOS領域を露出させた後、イオン注入工程を行い、前記NMOS領域の半導体基板内にNMOS用LDD領域を形成する段階と、
前記フォトレジストパターンの除去工程であるストリップ工程を行い、前記フォトレジストパターンを除去すると同時に前記NMOS領域の前記第1イオン注入障壁絶縁膜を所定の厚さ除去して第2イオン注入障壁絶縁膜を形成する段階と、
前記第2イオン注入障壁絶縁膜が形成された結果物において前記PMOS領域が露出されるようにした後イオン注入工程を行い、前記PMOS領域の半導体基板内にPMOS用ポケット領域を形成する段階と、
前記PMOS用ゲート電極パターン及び前記NMOS用ゲート電極パターンそれぞれの側壁にスペーサを形成する段階と、
前記スペーサが備えられたPMOS用ゲート電極パターンが形成された結果物において前記PMOS領域が露出されるようにした後イオン注入工程を行い、前記PMOS用ポケット領域が形成された半導体基板内にPMOS用ソース/ドレイン領域を形成する段階と、
前記スペーサが備えられたNMOS用ゲート電極パターンが形成された結果物において前記NMOS領域が露出されるようにした後イオン注入工程を行い、前記NMOS用LDD領域が形成された半導体基板内にNMOS用ソース/ドレイン領域を形成する段階とを含むことを特徴とする半導体素子のソース/ドレイン領域形成方法。
IPC (4件)：
H01L 21/823
, H01L 27/092
, H01L 21/266
, H01L 21/265
H01L27/08 321E
, H01L21/265 M
, H01L21/265 H
5F048AC03
, 5F048BA01
, 5F048BB05
, 5F048BC06
, 5F048BC18
, 5F048BD04
, 5F048BG13
, 5F048DA23
出願人引用 (8件)
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審査官引用 (8件)
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