特許
J-GLOBAL ID：200903087674268142

半導体装置の製造方法

発明者：
新村 俊樹

新村 俊樹 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 鈴木 弘男
公報種別：公開公報
出願番号（国際出願番号）：特願平11-119094
公開番号（公開出願番号）：特開2000-311871
出願日： 1999年04月27日
公開日（公表日）： 2000年11月07日
要約：
【要約】 (修正有)【課題】 ゲート酸化膜耐圧、層抵抗耐熱性に優れた半導体装置の製造方法を提供する。【解決手段】 シリコン基板の表面を素子分離領域により区画し、ゲート酸化膜6、多結晶シリコン膜8を形成する。次に、多結晶シリコン上に窒化チタン膜10を基板温度400°C〜600°Cで、コリメートスパッタ法により形成する。更に、この窒化チタン膜上にチタンシリサイド12を成膜する。そして、チタンシリサイド/窒化チタン膜/多結晶シリコンからなる積層膜をパターニングして、ゲート電極を構成し、この後LDDサイドウォール22を形成することとした。このように、窒化チタン膜をコリメートスパッタにより高基板温度で形成したので、ゲート酸化膜耐圧を劣化させない、高バリア性の窒化チタン膜を実現することができる。そしてこの窒化チタンバリアを用いたチタンポリサイドをDRAMに適応することにより、低抵抗のワード線を形成でき、集積度が高いDRAMを得ることができる。
請求項（抜粋）：
ポリシリコン膜上に金属シリサイドを積層した構造において、前記ポリシリコン膜と前記金属シリサイドとの間に金属ナイトライドからなるバリア層をコリメートスパッタにより成膜したことを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/285 ,  H01L 21/203 ,  H01L 21/28 301 ,  H01L 21/28
FI (4件)：
H01L 21/285 S ,  H01L 21/203 S ,  H01L 21/28 301 R ,  H01L 21/28 301 T
Fターム (24件)：
4M104AA01 ,  4M104BB01 ,  4M104CC05 ,  4M104DD37 ,  4M104DD39 ,  4M104DD40 ,  4M104DD42 ,  4M104DD66 ,  4M104DD79 ,  4M104FF14 ,  4M104FF18 ,  4M104GG09 ,  4M104GG14 ,  4M104GG16 ,  4M104HH05 ,  4M104HH16 ,  4M104HH20 ,  5F103AA08 ,  5F103DD30 ,  5F103LL14 ,  5F103NN01 ,  5F103NN05 ,  5F103PP03 ,  5F103RR04
引用特許：
審査官引用 (7件)
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