特許
J-GLOBAL ID：200903024994071710
フラッシュメモリセルの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中川 周吉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-337583
公開番号（公開出願番号）：特開2003-197784
出願日： 2002年11月21日
公開日（公表日）： 2003年07月11日
要約：
【要約】【課題】 フローティングゲートのカップリング比を最大限確保し且つより小さいサイズの素子を実現することが可能なフラッシュメモリセルの製造方法を提供すること。【解決手段】 半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、前記半導体基板にトレンチを形成する段階と、全体構造上にトレンチ絶縁膜を形成した後、第1平坦化工程を行って前記トレンチ絶縁膜を孤立させる段階と、前記パッド窒化膜を除去して前記トレンチ絶縁膜の所定の部位を突出させる段階と、前記トレンチ絶縁膜の突出部を所定の幅にエッチングするためのエッチング工程を行う段階と、全体構造上に第1ポリシリコン層を形成した後、第2平坦化工程を行ってフローティングゲートを形成する段階と、全体構造上に誘電体膜及び第2ポリシリコン層を形成した後、エッチング工程を行ってコントロールゲートを形成する段階とを含んでなる。
請求項（抜粋）：
半導体基板上にパッド酸化膜及びパッド窒化膜を形成する段階と、前記半導体基板にトレンチを形成する段階と、全体構造上にトレンチ絶縁膜を形成した後、第1平坦化工程を行って前記トレンチ絶縁膜を孤立させる段階と、前記パッド窒化膜を除去して前記トレンチ絶縁膜の所定の部位を突出させる段階と、前記トレンチ絶縁膜の突出部を所定の幅にエッチングするためのエッチング工程を行う段階と、全体構造上に第1ポリシリコン層を形成した後、第2平坦化工程を行ってフローティングゲートを形成する段階と、全体構造上に誘電体膜及び第2ポリシリコン層を形成した後、エッチング工程を行ってコントロールゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリセルの製造方法。
IPC (4件)：
H01L 21/8247
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L 29/78 371
, H01L 27/10 434
5F083EP03
, 5F083EP22
, 5F083EP53
, 5F083EP55
, 5F083ER22
, 5F083GA09
, 5F083GA22
, 5F083GA28
, 5F083JA04
, 5F083JA39
, 5F083NA01
, 5F083PR06
, 5F083PR29
, 5F083PR40
, 5F101BA12
, 5F101BA29
, 5F101BA36
, 5F101BB02
, 5F101BD35
, 5F101BE07
, 5F101BH19
