特許
J-GLOBAL ID：200903088338998287

半導体素子の作製方法

発明者：
小林 俊雅

小林 俊雅 について

, 
山口 恭司

山口 恭司 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 大澤 斌 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-046437
公開番号（公開出願番号）：特開2002-252423
出願日： 2001年02月22日
公開日（公表日）： 2002年09月06日
要約：
【要約】【課題】 結晶性の良好な化合物半導体層、特にIII 族窒化物系化合物半導体層を有する半導体素子を作製する方法を提供する。【解決手段】 本方法は、GaN層15を透明な基板10上に成長させる際、低欠陥密度領域と高欠陥密度領域とが交互に周期的にGaN層内に形成される横方向成長の成長工程を備えた、半導体素子の作製方法である。本方法は、サファイア基板10上にGaN層11を成膜する工程と、GaN層上にSiO2 膜の帯状パターンマスク12を形成し、次いでGaN層及びサファイア基板の上部をエッチングして帯状の凸部13と溝状の凹部14とを交互に周期的に備えた凹凸構造を形成する工程と、GaN層15を凹凸構造上に横方向成長法により成長させる工程と、帯状パターンマスクを加工して、少なくとも2個の相互に離隔した識別マーク12Aを凸部上に形成する工程と、識別マークを基準にして低欠陥密度領域21上に半導体素子形成領域を位置決めする位置決め工程とを備える。
請求項（抜粋）：
III 族窒化物系化合物半導体層を透明な基板上に成長させる際、低欠陥密度領域と高欠陥密度領域とが交互に周期的にIII 族窒化物系化合物半導体層内に形成される成長工程を備えた、半導体素子の作製方法であって、成長工程の前に、少なくとも2個の相互に離隔した識別マーク、又は連続的に延在する識別マークを少なくとも1個の低欠陥密度領域又は高欠陥密度領域下に形成する識別マーク形成工程と、識別マークを基準にして低欠陥密度領域上に半導体素子形成領域を位置決めする位置決め工程とを備えることを特徴とする半導体素子の作製方法。
IPC (5件)：
H01S 5/323 610 ,  H01L 21/02 ,  H01L 21/205 ,  H01L 31/10 ,  H01L 33/00
FI (5件)：
H01S 5/323 610 ,  H01L 21/02 A ,  H01L 21/205 ,  H01L 33/00 C ,  H01L 31/10 Z
Fターム (27件)：
5F041AA40 ,  5F041CA04 ,  5F041CA40 ,  5F041CA65 ,  5F041CA77 ,  5F045AB14 ,  5F045AB17 ,  5F045AB19 ,  5F045AF09 ,  5F045BB12 ,  5F045CA10 ,  5F045CA12 ,  5F045DB04 ,  5F049MA01 ,  5F049MB07 ,  5F049NA08 ,  5F049PA04 ,  5F049PA11 ,  5F049PA14 ,  5F049PA20 ,  5F049SS01 ,  5F073CA17 ,  5F073DA05 ,  5F073DA16 ,  5F073DA21 ,  5F073DA35 ,  5F073EA28
引用特許：
審査官引用 (7件)
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