特許

J-GLOBAL ID：200903091440281924

薄膜トランジスタマトリクスの製造方法と薄膜トランジスタマトリクス

発明者： 那須 安宏 ,  糸賀 正直 ,  廣田 四郎 ,  間島 庭司 ,  助則 英智
出願人/特許権者： 富士通株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平10-371424
公開番号（公開出願番号）：特開2000-194012
出願日： 1998年12月25日
公開日（公表日）： 2000年07月14日
要約：

【要約】【課題】 高い表示性能を有するTFTマトリクスを少ないマスク枚数で製造することのできるTFTマトリクスの製造方法を提供する。【解決手段】 絶縁基板上に、第1の金属層で形成され、ゲート電極、接続端子を含む複数のゲートラインを形成する工程と、ゲート絶縁層、半導体層、第2の金属層をこの順序で含む積層を、複数のゲートラインを覆って、成膜する工程と、接続端子以外の複数のゲートラインと、複数のゲートラインと交差する複数のドレインラインと、複数のゲートラインと複数のドレインラインとの交点の各々の近傍に配置され、ドレインラインに接続され、ゲート電極を跨ぐ薄膜トランジスタ領域とを含むパターンに積層をパターニングする工程と、複数のドレインライン、ドレインラインの接続端子、ドレインラインに接続されたドレイン領域、ソース領域、ソース領域に接続された画素電極を含む形状に透明導電層を形成する工程と、透明導電層のパターニング時のマスクを用いて第2の金属層をエッチングする工程とを含む。

請求項（抜粋）：

(a)絶縁基板上に、第1の金属層で形成され、少なくともゲート電極、接続端子を含む複数のゲートラインを形成する工程と、(b)ゲート絶縁層、半導体層、第2の金属層をこの順序で含む積層を、前記複数のゲートラインを覆って、前記絶縁基板上に成膜する工程と、(c)前記接続端子以外の前記複数のゲートラインと、前記複数のゲートラインと交差する複数のドレインラインと、前記複数のゲートラインと前記複数のドレインラインとの交点の各々の近傍に配置され、前記ドレインラインに接続され、前記ゲート電極を跨ぐ薄膜トランジスタ領域とを含むパターンに前記積層をパターニングする工程と、(d)前記複数のドレインライン、ドレインラインの接続端子、前記ドレインラインに接続された前記薄膜トランジスタのドレイン領域、前記薄膜トランジスタのソース領域、前記ソース領域に接続された画素電極を含む形状に透明導電層を形成する工程と、(e)前記透明導電層のパターニング時のマスクを用いて前記第2の金属層をエッチングする工程とを含む薄膜トランジスタマトリクスの製造方法。

IPC (5件)：

G02F 1/136 500 ,  G02F 1/1345 ,  G09F 9/30 337 ,  H01L 29/786 ,  H01L 21/336

FI (5件)：

G02F 1/136 500 ,  G02F 1/1345 ,  G09F 9/30 337 ,  H01L 29/78 612 D ,  H01L 29/78 627 C

Fターム (57件)：

2H092GA42 ,  2H092HA28 ,  2H092JA26 ,  2H092JA33 ,  2H092JA35 ,  2H092JA39 ,  2H092JA40 ,  2H092JA43 ,  2H092JB57 ,  2H092JB69 ,  2H092KA05 ,  2H092KA12 ,  2H092KA18 ,  2H092KB24 ,  2H092MA05 ,  2H092MA08 ,  2H092MA17 ,  2H092MA27 ,  2H092MA37 ,  2H092NA14 ,  2H092NA27 ,  2H092PA02 ,  5C094AA21 ,  5C094AA43 ,  5C094BA03 ,  5C094BA43 ,  5C094DB01 ,  5C094DB04 ,  5C094EA04 ,  5C094GB01 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110EE44 ,  5F110FF03 ,  5F110GG02 ,  5F110GG13 ,  5F110GG15 ,  5F110GG24 ,  5F110GG45 ,  5F110HK03 ,  5F110HK04 ,  5F110HK09 ,  5F110HK14 ,  5F110HK16 ,  5F110HK22 ,  5F110HK25 ,  5F110HK33 ,  5F110HK35 ,  5F110NN02 ,  5F110NN24 ,  5F110NN35 ,  5F110NN72 ,  5F110QQ04

引用特許：

審査官引用 (9件)

• アクティブマトリクス表示装置の製造方法
  公報種別：公開公報   出願番号：特願平6-222193   出願人：株式会社東芝
• 液晶表示基板
  公報種別：公開公報   出願番号：特願平5-146240   出願人：株式会社日立製作所
• 液晶表示装置及びその製造方法
  公報種別：公開公報   出願番号：特願平5-016395   出願人：三洋電機株式会社
• 薄膜トランジスタ型液晶表示装置
  公報種別：公開公報   出願番号：特願平8-202633   出願人：株式会社フロンテック
• 液晶表示装置用薄膜トランジスタ基板およびその製造方法
  公報種別：公開公報   出願番号：特願平9-000420   出願人：三星電子株式会社
• 4枚のマスクを利用した液晶表示装置用薄膜トランジスタ基板の製造方法及び液晶表示装置用薄膜トランジスタ基板
  公報種別：公開公報   出願番号：特願平11-281409   出願人：三星電子株式会社
• 薄膜トランジスタの製造方法
  公報種別：公開公報   出願番号：特願平3-351329   出願人：カシオ計算機株式会社
• アクティブマトリクス液晶表示パネル及びその製造方法
  公報種別：公開公報   出願番号：特願平7-227091   出願人：日本電気株式会社
• 液晶表示装置およびその製造方法
  公報種別：公開公報   出願番号：特願平7-310999   出願人：京セラ株式会社