半導体素子の実装構造および積層型回路モジュールならびに半導体素子の実装構造の製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：佐藤強
公報種別：公開公報
出願番号（国際出願番号）：特願平11-348689
公開番号（公開出願番号）：特開2001-168269
出願日： 1999年12月08日
公開日（公表日）： 2001年06月22日
要約：

【要約】【課題】半導体素子を配線基板にコンパクトに実装して他の部品の実装効率を向上させる。【解決手段】下地となる多層配線基板12上に層間貫通電極18およびバンプ電極19などを形成し、半導体素子17をフリップチップ実装する。この上に熱硬化性樹脂を塗布して熱硬化させ、研削することにより半導体素子17を所定厚さにすると共に層間接続電極18を露出させる。配線電極21を形成して熱硬化性樹脂を塗布し、多層配線基板13を載せて圧力を加えた状態で熱硬化させ、配線電極21と多層配線基板13とを電気的にも接続する。実装構造14は、複数階層を積層して積層型回路モジュールを構成することもできる。多層配線基板12,13の両面側に全面に面実装素子を実装でき、中継基板を用いないでコンパクトな厚さで形成できる。

請求項（抜粋）：

下地となる配線基板もしくは他の実装構造の上に積層形成する半導体素子の実装構造において、前記下地の接続電極部に電気的に接続した状態で固定される半導体素子と、この半導体素子の少なくとも側面周囲を包囲するように絶縁体で充填するように形成された素子用絶縁層と、この素子用絶縁層中を貫通した状態に形成され前記下地側とその反対の面側との間を電気的に導通させる層間接続電極とを備えたことを特徴とする半導体素子の実装構造。

IPC (3件)：

H01L 25/065 , H01L 25/07 , H01L 25/18

引用特許：

審査官引用 (9件)

特開平4-290258
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平11-292703 出願人：ローム株式会社
特許第3500995号

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