特許
J-GLOBAL ID：200903095226973520
半導体記憶装置及びその負荷試験方法
発明者：
,
出願人/特許権者：
代理人 (2件)：
鷲頭 光宏
, 緒方 和文
公報種別：公開公報
出願番号（国際出願番号）：特願2005-034009
公開番号（公開出願番号）：特開2006-222252
出願日： 2005年02月10日
公開日（公表日）： 2006年08月24日
要約：
【課題】 コア部とインターフェース部がそれぞれ別チップにより構成された半導体記憶装置であって、バーンインテストなどの負荷試験を行ってもインターフェースチップが破損しない半導体記憶装置を提供する。【解決手段】 少なくともメモリセルが形成されたコアチップ110と、少なくともメモリセルに対する周辺回路が形成されたインターフェースチップ120と、外部端子群とを備え、外部端子群は、インターフェースチップ120の内部回路に接続されることなくコアチップ110の内部回路に接続されたコア用電源端子131と、コアチップ110の内部回路に接続されることなくインターフェースチップ120の内部回路に接続されたインターフェース用電源端子132とを含んでいる。これにより、両チップに対してそれぞれ最適な動作電圧を与えることが可能となる。【選択図】 図1
請求項（抜粋）：
少なくともメモリセルが形成されたコアチップと、少なくとも前記メモリセルに対する周辺回路が形成されたインターフェースチップと、外部端子群とを備え、
前記外部端子群は、前記インターフェースチップの内部回路に接続されることなく前記コアチップの内部回路に接続されたコア用電源端子と、前記コアチップの内部回路に接続されることなく前記インターフェースチップの内部回路に接続されたインターフェース用電源端子とを少なくとも含んでいることを特徴とする半導体記憶装置。
IPC (7件)：
H01L 25/18
, H01L 25/07
, H01L 25/065
, H01L 21/824
, H01L 27/108
, H01L 23/52
, H01L 21/320
H01L25/08 Z
, H01L27/10 681E
, H01L21/88 T
5F033MM30
, 5F033VV04
, 5F033VV16
, 5F083AD00
, 5F083GA27
, 5F083ZA20
出願人引用 (14件)
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審査官引用 (7件)
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