特許
J-GLOBAL ID：201003025959563623

不揮発性半導体メモリ

発明者：
丹沢 徹

丹沢 徹 について

, 
渥美 滋

渥美 滋 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (18件)： 蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  勝村 紘 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2010-163379
公開番号（公開出願番号）：特開2010-231887
出願日： 2010年07月20日
公開日（公表日）： 2010年10月14日
要約：
【課題】 四値フラッシュメモリに適したリファレンスセルの特性を実現する。【解決手段】 不揮発性のメモリセルのアレイ7 と、リファレンスセルと、ワード線に第1の電圧を印加してビット線を流れる電流とリファレンス電流の比較によってメモリセルのデータを読み出す読み出し回路6 と、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域あるいはこれらのうちの複数に電圧を印加してメモリセルのデータを消去する消去回路と、第1のレギュレータ151 および第2のレギュレータ152 と、第1のレギュレータの出力電圧を消去対象メモリセルのワード線に印加し、第2のレギュレータの出力電圧をリファレンスセルのワード線に印加して、選択されたメモリセルのセル電流とリファレンスセルのセル電流を比較して消去が終了したか否かを検出する消去ベリファイ回路とを具備する。【選択図】 図1
請求項（抜粋）：
三つ以上の閾値電圧レベルを有し得る不揮発性メモリセルを複数有する不揮発性メモリセルアレイと、 前記不揮発性メモリセルに接続されるワード線、ビット線およびソース線と、 前記ワード線を選択するロウデコーダと、 前記ビット線を選択するカラムデコーダと、 書き込みデータが入力し、読み出しデータを出力するN ビットの入出力バッファと、 複数のサイクルで入力される書き込みデータをラッチするM ビットの入力レジスタと、 前記M ビットの入力データからK ビットの検査データを発生する検査データ発生回路と、 不揮発性メモリセルアレイにおけるL ビットの不良カラムを置き換えるためのカラムリダンダンシー置き換え回路と、 前記(M+K )ビットデータを前記カラムリダンダンシー置き換え回路に入力して(M+K+L )ビットを出力し、これらのデータをラッチするページバッファと、 前記ページバッファのデータが非書き込みデータか否かに応じて第1書き込み電圧または第2書き込み電圧を発生する書き込み回路 とを具備することを特徴とする不揮発性半導体メモリ。
IPC (2件)：
G11C 29/04 ,  G11C 29/42
FI (2件)：
G11C29/00 603F ,  G11C29/00 631D
Fターム (8件)：
5L106AA10 ,  5L106BB11 ,  5L106CC17 ,  5L106EE05 ,  5L106EE07 ,  5L106FF04 ,  5L106FF05 ,  5L106GG05
引用特許：
審査官引用 (11件)
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