特許
J-GLOBAL ID：201003028924590023

半導体集積回路

発明者：
馬渡 浩三

馬渡 浩三 について

, 
矢野 元康

矢野 元康 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2008-305039
公開番号（公開出願番号）：特開2010-129893
出願日： 2008年11月28日
公開日（公表日）： 2010年06月10日
要約：
【課題】寄生容量が小さく、かつ、信号波形の歪み発生を防止または抑制した保護素子をIC内に実現する。【解決手段】内部回路2と、その保護素子3とを同一半導体基板に有する。保護素子3は、アノード同士が共通接続されて浮遊ノードを形成した2つのダイオードD1,D2を有し、これがウェル・イン・ウェル構造に形成されている。このウェル・イン・ウェル構造は、浮遊ゲートを形成するP型ウェルと、P型ウェルを包含し、一方のダイオードのカソードと同電位のN型ウェルと、P型ウェル内に形成された、他方のダイオードのカソードと同電位の第1のN型領域と、を有して構成されている。【選択図】図2
請求項（抜粋）：
被保護回路と、 前記被保護回路と同一の半導体基板に形成されて前記被保護回路を保護する保護素子と、 を有し、 前記保護素子が、アノード同士が共通接続されて浮遊ノードを形成し、2つのカソードが前記被保護回路に接続された2つのダイオードを有して構成され、 前記2つのダイオードが、前記半導体基板に形成されたウェル・イン・ウェル構造に形成され、 前記ウェル・イン・ウェル構造は、 前記浮遊ゲートを形成するP型ウェルと、 前記P型ウェルの基板表面を除く面を基板深部側で囲み、一方のダイオードのカソードを形成するN型ウェルと、 前記P型ウェル内に形成された、他方のダイオードのカソードを形成する第1のN型領域と、 を有して構成されている 半導体集積回路。
IPC (4件)：
H01L 27/06 ,  H01L 21/823 ,  H01L 21/822 ,  H01L 27/04
FI (5件)：
H01L27/06 311B ,  H01L27/06 102A ,  H01L27/06 311Z ,  H01L27/06 311A ,  H01L27/04 H
Fターム (32件)：
5F038BH02 ,  5F038BH04 ,  5F038BH05 ,  5F038BH06 ,  5F038BH07 ,  5F038BH13 ,  5F038EZ13 ,  5F038EZ15 ,  5F038EZ17 ,  5F038EZ18 ,  5F038EZ20 ,  5F048AA02 ,  5F048AA09 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB01 ,  5F048BE02 ,  5F048BE03 ,  5F048BE09 ,  5F048BF06 ,  5F048BG12 ,  5F048BG13 ,  5F048CA01 ,  5F048CC02 ,  5F048CC03 ,  5F048CC06 ,  5F048CC09 ,  5F048CC10 ,  5F048CC15 ,  5F048CC16 ,  5F048CC19
引用特許：
出願人引用 (1件)
  • 特許第3327060号公報
審査官引用 (14件)
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