特許
J-GLOBAL ID：201003089957435669
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
松本 洋一
公報種別：公開公報
出願番号（国際出願番号）：特願2008-163408
公開番号（公開出願番号）：特開2010-003970
出願日： 2008年06月23日
公開日（公表日）： 2010年01月07日
要約：
【目的】トレンチ埋め込み方式によるSJ-カラムを有する超接合半導体装置を製造する際に、酸化膜に起因する埋め込みエピタキシャル膜の結晶欠陥発生を防いで漏れ電流を小さくし、前記SJ-カラム上のオーバーエピタキシャル層の除去を制御して耐圧分布の広がりを小さくすることができる半導体装置の製造方法を提供すること。【構成】低抵抗n型半導体基板上の高抵抗n型エピタキシャル層表面に、酸化膜と窒化膜とを順に形成する。スクライブ領域の窒化膜をパターニングにより残すと同時にアライメントマーカーを開口する。酸化膜にトレンチパターンを開口後、高アスペクト比のトレンチを形成する。スクライブ領域外の酸化膜を除去し、前記トレンチ内にp型エピタキシャル層を埋め込み、前記窒化膜を基準にオーバーエピタキシャル層を研削し、エッチングで仕上げて、前記n型エピタキシャル層表面を露出させる半導体装置の製造方法とする。【選択図】 図3
請求項（抜粋）：
高不純物濃度で第一導電型半導体基板の一方の主表面に低不純物濃度で第一導電型のエピタキシャル半導体層を形成する第一工程と、該エピタキシャル半導体層に、主電流方向に平行で、交互に隣接するカラム状の第一導電型領域と第二導電型領域を有し、オン状態で電流を流し、オフ状態で、空乏化する超接合構造を形成するために、前記一方の主表面にトレンチ形成用の第一のマスク膜と、異なる材質の第二のマスク膜とをこの順に形成する第二工程と、スクライブ領域パターン内のマスク合わせ用マーカー領域と前記スクライブ領域パターン外の領域とに設けられている前記第二のマスク膜を選択除去する第三工程と、前記第一のマスク膜に、前記第二導電型領域を前記第一導電型領域と交互に隣接するカラム状の領域とするために必要な、トレンチ形成用の開口部を形成する第四工程と、前記第一のマスク膜をエッチングマスクとして用い、前記開口部からエッチングにより高アスペクト比のトレンチを形成する第五工程と、前記第二のマスク膜で覆われた領域外の前記第一のマスク膜を除去した後、前記トレンチにエピタキシャル半導体層を埋め込み、前記カラム状の第二導電型領域を形成して前記超接合構造とする第六工程とを備えることを特徴とする半導体装置の製造方法。
IPC (2件)：
FI (2件)：
H01L29/78 658E
, H01L29/78 652H
出願人引用 (3件)
審査官引用 (7件)
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