特許
J-GLOBAL ID:201103021546654444

半導体素子の実装構造および半導体素子の実装構造の製造方法

発明者:
出願人/特許権者:
代理人 (4件): 伊藤 高順 ,  加藤 大登 ,  永井 聡 ,  碓氷 裕彦
公報種別:特許公報
出願番号(国際出願番号):特願平11-348689
公開番号(公開出願番号):特開2001-168269
特許番号:特許第4320492号
出願日: 1999年12月08日
公開日(公表日): 2001年06月22日
請求項(抜粋):
【請求項1】 下地となる配線基板もしくは他の実装構造の上に積層形成する半導体素子の実装構造において、 前記下地の接続電極部に電気的に接続した状態で固定される半導体素子と、 この半導体素子の少なくとも側面周囲を包囲するように絶縁体で充填するように形成された素子用絶縁層と、 この素子用絶縁層中を貫通した状態に形成され前記下地側とその反対の面側との間を電気的に導通させる層間接続電極と、 前記素子用絶縁層の上部に積層形成された配線用絶縁層と、 この配線用絶縁層中を貫通して前記素子絶縁層側の前記層間接続電極とその反対の面側とに電気的に導通可能な配線電極とを備えたことを特徴とする半導体素子の実装構造。
IPC (3件):
H01L 25/065 ( 200 6.01) ,  H01L 25/07 ( 200 6.01) ,  H01L 25/18 ( 200 6.01)
FI (1件):
H01L 25/08 Z
引用特許:
出願人引用 (9件)
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審査官引用 (10件)
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