特許
J-GLOBAL ID：201103028429420330
半導体素子および半導体チップのパッケージ方法
発明者：
,
出願人/特許権者：
代理人 (5件)：
社本 一夫
, 増井 忠弐
, 小林 泰
, 千葉 昭男
, 富田 博行
公報種別：特許公報
出願番号（国際出願番号）：特願平11-173562
公開番号（公開出願番号）：特開2000-156436
特許番号：特許第4493121号
出願日： 1999年06月21日
公開日（公表日）： 2000年06月06日
請求項（抜粋）：
【請求項1】 半導体素子(30)であって、
第1面,第2面,および側壁(15)を備える半導体チップ(11)と、
第1面,第2面,および内部に4隅を備えたキャビティ(34)を備え、該キャビティが前記半導体チップの前記側壁に結合する縁(35)を備えたフラグ(31)であって、該フラグ内のキャビティが前記チップのマウントの第1面から該フラグの第2面まで延びることを特徴とするフラグと、
前記フラグ(31)における応力を緩和するために、前記キャビティの4隅に設けたリリーフ・カット(45,46,37,48)であって、前記フラグの第2面が、前記半導体チップの第2面と実質的に同一平面上にあることを特徴とするリリーフ・カットと、
主面(22)を備えた基板(21)と、
を有し、
前記半導体チップ(11)の第1面が、はんだバンプ(26)を介して前記基板の主面の第1の部分に取り付けられることを特徴とする半導体素子(30)。
IPC (1件)：
FI (1件)：
引用特許：
出願人引用 (8件)
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審査官引用 (8件)
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