特許
J-GLOBAL ID：201103031059737500

チップ上にネットワークを有するメモリ・デバイスの方法、装置、及びシステム

発明者：
ジェデロー,ジョセフ エム.

ジェデロー,ジョセフ エム. について


出願人/特許権者：
マイクロン テクノロジー, インク.

マイクロン テクノロジー, インク. について


代理人 (2件)： 野村 泰久 ,  大菅 義之
公報種別：公表公報
出願番号（国際出願番号）：特願2010-546799
公開番号（公開出願番号）：特表2011-512598
出願日： 2009年02月18日
公開日（公表日）： 2011年04月21日
要約：
プロセッサ・モジュールと、プロセッサ・モジュールの上又は下に配置され、複数のルーティング要素を含む、インターフェース・デバイスと、インターフェース・デバイスの上又は下に配置され、複数のメモリ・アレイを含む、少なくとも1つのメモリ・デバイスと、を含み、メモリ・デバイス及びインターフェース・デバイスのうちの少なくとも1つに設けられたビアに設けられた複数の相互接続部を用いて複数のメモリ・アレイをインターフェース・デバイスに結合することができるような装置、方法及びシステムが提供される。加えて、インターフェース・デバイスは、複数のルーティング要素及び相互接続部を用いて、複数のメモリ・アレイをプロセッサ・モジュールに通信可能に結合することができる。【選択図】図1
請求項（抜粋）：
装置であって、 プロセッサ・モジュールの上又は下に配置されたインターフェース・デバイスであって、複数のルーティング要素を含む、インターフェース・デバイスと、 前記インターフェース・デバイスの上又は下に配置され、第1の複数のメモリ・アレイを含む少なくとも1つのメモリ・デバイスであって、前記第1の複数のメモリ・アレイが前記インターフェース・デバイス及び前記メモリ・デバイスのうちの少なくとも1つにおけるビアに設けられた複数の相互接続部を用いて前記インターフェース・デバイスに結合される、少なくとも1つのメモリ・デバイスと、 を備え、前記インターフェース・デバイスが、前記複数のルーティング要素及び前記相互接続部を用いて前記第1の複数のメモリ・アレイを前記プロセッサ・モジュールに通信可能に結合するように構成される、装置。
IPC (4件)：
G06F 13/16 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (2件)：
G06F13/16 510A ,  H01L25/08 Z
Fターム (2件)：
5B060MB04 ,  5B060MM02
引用特許：
出願人引用 (12件)
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審査官引用 (13件)
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