特許
J-GLOBAL ID：201103038782601386

半導体装置の製造方法

発明者：
永野 元

永野 元 について

, 
新田 伸一

新田 伸一 について

, 
親松 尚人

親松 尚人 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  村松 貞男 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
公報種別：特許公報
出願番号（国際出願番号）：特願2001-398480
公開番号（公開出願番号）：特開2003-197868
特許番号：特許第3943932号
出願日： 2001年12月27日
公開日（公表日）： 2003年07月11日
請求項（抜粋）：
【請求項1】張り合わせ法により、シリコン基板上に埋め込み酸化物層及びシリコン層を順次積層する工程と、 エピタキシャルシリコン形成領域の前記シリコン層、前記酸化物層及び前記シリコン基板の一部を除去し、前記エピタキシャルシリコン形成領域の前記シリコン基板の上面の高さを前記エピタキシャルシリコン形成領域以外の前記シリコン基板の上面の高さより低く形成する工程と、 前記エピタキシャルシリコン形成領域の前記シリコン基板の側面、前記埋め込み酸化物層の側面及び前記シリコン層の側面に側壁保護膜を形成する工程と、 前記エピタキシャルシリコン形成領域の前記シリコン基板上に、上面が前記シリコン層の上面と同じ高さになるようエピタキシャルシリコン層を形成する工程と、 前記エピタキシャルシリコン層と前記シリコン基板の上面との界面より上に活性領域が位置するよう、前記エピタキシャルシリコン層の上にセルトランジスタを、また前記界面の上下にわたり前記エピタキシャルシリコン層中にトレンチキャパシタを形成する工程と を具備したことを特徴とする半導体装置の製造方法。
IPC (8件)：
H01L 27/10 ( 200 6.01) ,  H01L 21/8242 ( 200 6.01) ,  H01L 27/108 ( 200 6.01) ,  H01L 21/8234 ( 200 6.01) ,  H01L 27/088 ( 200 6.01) ,  H01L 21/762 ( 200 6.01) ,  H01L 21/76 ( 200 6.01) ,  H01L 27/08 ( 200 6.01)
FI (7件)：
H01L 27/10 461 ,  H01L 27/10 625 A ,  H01L 27/08 102 A ,  H01L 21/76 D ,  H01L 21/76 L ,  H01L 27/10 681 F ,  H01L 27/08 331 E
引用特許：
出願人引用 (13件)
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審査官引用 (8件)
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