特許
J-GLOBAL ID：201103058561253597

情報処理装置及び半導体装置

発明者：
菅野 雄介

菅野 雄介 について

, 
水野 弘之

水野 弘之 について

, 
渡部 隆夫

渡部 隆夫 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 徳若 光政 ,  作田 康夫
公報種別：特許公報
出願番号（国際出願番号）：特願平11-039746
公開番号（公開出願番号）：特開2000-242559
特許番号：特許第3807582号
出願日： 1999年02月18日
公開日（公表日）： 2000年09月08日
請求項（抜粋）：
【請求項1】 中央演算部と、 ライトバック形式のキャッシュメモリと、 複数のメモリバンクと、データプリロードレジスタと、リードデータ線と、ライトデータ線とを有するメインメモリと、 入力アドレスから前記メインメモリのアクセスのためのバンクアドレス、ロウアドレス、カラムアドレスを形成するアドレス変換回路と、 前記中央演算部と前記キャッシュメモリと前記メインメモリ間を結ぶデータ線とを備え、 前記アドレス変換回路は、前記入力アドレスのINDEXビットの一部のビットを固定した値として前記入力アドレスのTAGビットの一部のビットを変化させた場合に互いに異なる前記バンクアドレス及び同一のカラムアドレスとロウアドレスを出力するものであり、 前記中央演算部からのリクエストアドレスによる前記キャッシュメモリへのアクセスがミスした場合には、 前記キャッシュメモリは、リクエストアドレスとINDEXビットが同じでTAGビットの異なるライトアドレスを出力し、 前記アドレス変換回路は、前記リクエストアドレスに対応するバンクアドレスであるリクエストバンクアドレスを出力し、かつ、前記ライトアドレスに対応するバンクアドレスであるライトバンクアドレスを出力し、 前記キャッシュメモリからのライトデータは、前記データ線から前記プリロードレジスタへ格納された後、前記ライトデータ線を経由して前記ライトバンクアドレス、前記ロウアドレス、前記カラムアドレスにより指定される箇所へ格納され、 前記リクエストバンクアドレス、前記ロウアドレス、前記カラムアドレスにより指定される箇所のリードデータは、前記リードデータ線を介して前記各バンクから前記データ線へ出力されるものであって、前記リクエストバンクアドレスにより指定されるバンクと、前記ライトバンクアドレスにより指定されるバンクとは同一サイクルでアクセスが開始されることを特徴とする情報処理装置。
IPC (2件)：
G06F 12/08 ( 200 6.01) ,  G06F 12/06 ( 200 6.01)
FI (7件)：
G06F 12/08 501 C ,  G06F 12/08 501 D ,  G06F 12/08 519 Z ,  G06F 12/08 503 B ,  G06F 12/08 575 ,  G06F 12/06 540 C ,  G06F 12/06 525 B
引用特許：
出願人引用 (15件)
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審査官引用 (21件)
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引用文献：
出願人引用 (1件)
  • Minimizing the Page Close Penalty: Indexing Memory Banks Revisited
審査官引用 (1件)
  • Minimizing the Page Close Penalty: Indexing Memory Banks Revisited

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